JPS6213824B2 - - Google Patents
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- JPS6213824B2 JPS6213824B2 JP53075762A JP7576278A JPS6213824B2 JP S6213824 B2 JPS6213824 B2 JP S6213824B2 JP 53075762 A JP53075762 A JP 53075762A JP 7576278 A JP7576278 A JP 7576278A JP S6213824 B2 JPS6213824 B2 JP S6213824B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0225—Charge injection in static induction transistor logic structures [SITL]
Landscapes
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、静電誘導トランジスタ（以後SITと
称す）を用いた集積回路、とくに静電誘導トラン
ジスタに分割ゲート構造を導入した集積回路に関
する。
称す）を用いた集積回路、とくに静電誘導トラン
ジスタに分割ゲート構造を導入した集積回路に関
する。
倒立型接合静電誘導トランジスタを用いたI2L
型論理回路（以後SITLと称す）は、すでにSiで
もつとも初歩的なプロセスのもとで試作され、最
少遅延時間3.5nsec、電力遅延積2fjの値が得られ
ている。SITLの現在の遅延時間は、殆んどゲー
トからチヤンネルに注入された少数キヤリアの蓄
積効果によつて決まつている。この少数キヤリア
の蓄積効果による速度制限を除去する構造とし
て、分割ゲート構造SITを用いたSITLが提案さ
れている（特許第1302727号（特公昭60−20910
号）「静電誘導トランジスタ及び半導体集積回
路」、特許第1236163号（特公昭59−12017号）「半
導体集積回路」、特許第1247054号（特公昭59−
21176号）「静電誘導トランジスタ半導体集積回
路」、特許第1231827号（特公昭59−8068号）「半
導体集積回路」）。
型論理回路（以後SITLと称す）は、すでにSiで
もつとも初歩的なプロセスのもとで試作され、最
少遅延時間3.5nsec、電力遅延積2fjの値が得られ
ている。SITLの現在の遅延時間は、殆んどゲー
トからチヤンネルに注入された少数キヤリアの蓄
積効果によつて決まつている。この少数キヤリア
の蓄積効果による速度制限を除去する構造とし
て、分割ゲート構造SITを用いたSITLが提案さ
れている（特許第1302727号（特公昭60−20910
号）「静電誘導トランジスタ及び半導体集積回
路」、特許第1236163号（特公昭59−12017号）「半
導体集積回路」、特許第1247054号（特公昭59−
21176号）「静電誘導トランジスタ半導体集積回
路」、特許第1231827号（特公昭59−8068号）「半
導体集積回路」）。
分割ゲート構造SITでは、チヤンネルをほぼ囲
むゲートを複数個に分割し、そのうちの一部を入
力信号によつてチヤンネルを開閉する駆動ゲート
となし、残りのゲートをソースと接続して、少数
キヤリアを吸い出す固定電位ゲートとしている。
駆動ゲートの寸法がチヤンネル寸法に比して小さ
くなるため、その静電容量が小さくなること固定
電位ゲートがチヤンネルの少数キヤリアを吸い出
すために、動作速度が非常に速くなること、また
固定電位ゲートが同時に分離領域をも兼ねるの
で、集積密度が向上することなどが、分割ゲート
SITLの特徴である。
むゲートを複数個に分割し、そのうちの一部を入
力信号によつてチヤンネルを開閉する駆動ゲート
となし、残りのゲートをソースと接続して、少数
キヤリアを吸い出す固定電位ゲートとしている。
駆動ゲートの寸法がチヤンネル寸法に比して小さ
くなるため、その静電容量が小さくなること固定
電位ゲートがチヤンネルの少数キヤリアを吸い出
すために、動作速度が非常に速くなること、また
固定電位ゲートが同時に分離領域をも兼ねるの
で、集積密度が向上することなどが、分割ゲート
SITLの特徴である。
本発明の目的は、改良された特性を示す分割ゲ
ート構造静電誘導トランジスタ集積回路を提供す
ることである。
ート構造静電誘導トランジスタ集積回路を提供す
ることである。
以下本発明を図面を用いて詳細に説明する。
第１図は、本発明の分割ゲートSITLの一具体
例であり、一入力四出力のユニツトになつてい
る。第１図ａは、平面図、第１図ｂはＡ、A′に
沿う断面図、第１図Ｃは、一ユニツトの等価回路
である。n+領域１１は、基板領域もしくは、ｐ
基板上にエピ成長もしくは拡散・イオン注入など
により設けられる。n-領域１２は高抵抗領域で
あり、通常n+領域１１の上にエピ成長により設
けられる。もちろん、拡散・イオン注入などによ
つてもよい。n+領域１３、P+領域１４，１５，
１６はそれぞれ拡散もしくはイオン注入あるいは
両者の共用により形成される。n+領域１１は倒
立型SITのソース領域、p+領域１４はインジエク
タトランジスタとなる絶縁ゲート型電界効果トラ
ンジスタ（以後MOS FETと称す）のソース領
域、p+領域１５は前述したMOS FETのドレイ
ンであると同時に、倒立型SITの駆動ゲートであ
る。p+領域１６は固定電位ゲートである。n+領
域１３−１，１３−２，１３−３，１３−４はそ
れぞれ倒立型SITのドレインになつている。固定
電位ゲートP+領域１６は電極１７′を通してn+領
域１７に接続され、n+領域１７はn-領域を介し
てソース領域１１と殆んど同電位に保たれる。１
３−１′，１３−３′はそれぞれドレイン電極であ
る。もちろんn+領域１３−２，１３−３上にも
電極が設けられている。１４′はインジエクタ
MOS FETのソース電極であると同時に、ゲート
電極になつている。駆動ゲートp+領域１５上に
は電極が示されていないが、AA′線とはずれたと
ころに電極は設けられている。１８は、SiO2、
Si3N4、Al2O3等の絶縁層もしくはこれらを複数個
組み合わせた複合絶縁層である。第１図ｃで、
Vss（＋）は電源電圧、Vinは入力電圧、Voutは
出力電圧である。各領域の不純物密度は、それぞ
れn+領域１１：1018〜1021cm-3程度、n-領域１
２：1012〜1016cm-3程度、n+領域１３，１７：
1017〜1021cm-3程度、p+領域１４，１５，１６：
1016〜1021cm-3程度である。駆動ゲートp+領域１
５と固定電位ゲートp+領域１６の間隔は、チヤ
ンネルn-領域１２の不純物密度との関連で決ま
る。SITのチヤンネルの寸法及び不純物密度は
p+n-接合の拡散電位だけで、チヤンネルが完全
にピンチオフし、チヤンネル中に高い電位障壁が
生じるようにする。たとえば、n-領域の不純物
密度が、たとえば７×1013cm-3、２×1014cm-3、
２×1015cm-3程度であれば、p+領域１５と１６の
間隔はそれぞれ５μｍ、３μｍ、１μｍ程度以下
である。もちろん、この値はソース・ドレイン間
隔によつても変化する。ソース・ドレイン間隔は
たとえば0.5〜５μｍ程度である。ソース・ドレ
イン間隔は、短いほどキヤリアの走行時間が短く
なる。また、ソース・ドレイン間隔が短くなるほ
ど、チヤンネルの幅は短くし、不純物密度は低く
しなければならない。ゲート電極１４の下の絶縁
層の厚さは、ゲートがソースと同電位に保たれた
状態でも反転層が生じる程度に薄くなされてい
る。第１図ｃの等価回路では、インジエクタとし
てMOS FETが描かれているが、第１図ａ，ｂの
構造から分かるように、インジエクタはMOS
FETとバイポーラトランジスタ（以後BJTと称
す）の並列接続されたものに実効的にはなつてい
る。したがつて、小さな面積でも大きな電流を流
せることになり、高速動作の原因になる。インジ
エクタである、MOS FET及びBJT混在動作で
は、電流は反転層中と同時にn-領域中に注入さ
れたホールとして流れる。p+領域１４と１５の
間隔が狭いと殆んどパンチングスルーしたBJTと
なるから、両端の電圧が大きくなるにつれて電流
は大きくなる。すなわち、前段が導通状態にあつ
て、駆動ゲートが低レベル（たとえば0.1〜0.3V
程度）に保たれていれば、電源電圧Vssはたとえ
ば0.6〜1.3V程度（例としてSi及びGaAsを考えて
いる）と一定であるから、インジエクタトランジ
スタ両端の電圧が大きくインジエクタの供給電流
が大きい。すなわち、前段の導通状態にあるドラ
イバSITのドレインに大きな電流が流れることに
なる。一方、前段のドライバSITが遮断状態にな
つて、駆動ゲートの電圧が高レベル（たとえば
0.5〜1.2V程度）に変ると、インジエクタトラン
ジスタの電圧が低下して、供給される電流が減少
し、ドライバSITのチヤンネルへの不要な少数キ
ヤリア注入が制御される。もちろん、インジエク
タトランジスタのBJT部がパンチングスルーしな
いようにして、ある電圧以上では殆んど一定電流
が流れるようにしてもよい。駆動ゲートが高レベ
ルになるとSITは遮断状態から、導通状態に変
る。駆動ゲートの電位が上つて、チヤンネル中の
電位障壁が引き下げられると同時に、ゲートから
注入されるホールがさらに電位障壁を引き下げ
て、ソース領域１１からの電子のチヤンネルへの
注入を促進する。ゲートからのホール注入が多く
なればなるほど、ソースからの電子の注入は促進
されドレイン電流は大きくなる。すなわち、小さ
なチヤンネル面積で大きなドレイン電流が流せる
ことになる。チヤンネル面積が小さくなるという
ことは、同時に駆動ゲートの寸法も小さくなるか
ら、必然的に駆動ゲートの容量が小さくなつて動
作速度は速くなる。チヤンネルに注入されたホー
ルは、固定電位ゲートp+領域１６に吸い出さ
れ、蓄積効果は殆んど現われない。チヤンネル中
のホールを効率よく吸い出すためには、p+領域
１６の不純物密度は高い程望ましい。Siで室温の
場合、p+領域の不純物密度が１×1017cm-3と１×
1020cm-3とでは、フエルミレベルが0.1V程度異な
つている。また、1016cm-3と1018cm-3とでも0.1V
程度差がある。すなわち、チヤンネル中のホール
に対してはそれだけ電位が低いことになつてより
流れ出し易いことになる。チヤンネル中のホール
は非常に素速く固定電位ゲートに吸い出され蓄積
効果は少なくなる。一方、固定電位ゲートp+領
域１６の不純物密度が高いと、チヤンネル中のホ
ールがより効率良く吸い出され蓄積効果は少なく
なるが、駆動ゲートから注入されたホールが、逸
速く吸い出されてしまうので、導通状態における
チヤンネル中のホール密度が実効的に低下し、そ
れにつれてドレイン電流も減少する。すなわち、
SITの電流利得が低下する。チヤンネル中のホー
ルの吸い出し効果を保持しながら、電流利得の低
下を少なくするには、駆動ゲート領域の不純物密
度を高くして、固定電位ゲート領域の不純物密度
を低くすれば、たとえば1018〜1021cm-3程度に対
して、1016〜1018cm-3程度にするといつたように
である。あるいは、固定電圧ゲートに駆動ゲート
からのホールが流れ込んで電流が流れるようにな
ると、その電流に応じて固定電位ゲートの電位が
正で高くなるように、固定電位ゲートからソース
領域１１までの抵抗を所定の値になるようにすれ
ばよい。すなわち、固定電位ゲートにある程度電
流が流れると、その電位が正で高くなつて、それ
以上ホールは固定電位ゲートに殆んど流れ込まな
いようになる。
例であり、一入力四出力のユニツトになつてい
る。第１図ａは、平面図、第１図ｂはＡ、A′に
沿う断面図、第１図Ｃは、一ユニツトの等価回路
である。n+領域１１は、基板領域もしくは、ｐ
基板上にエピ成長もしくは拡散・イオン注入など
により設けられる。n-領域１２は高抵抗領域で
あり、通常n+領域１１の上にエピ成長により設
けられる。もちろん、拡散・イオン注入などによ
つてもよい。n+領域１３、P+領域１４，１５，
１６はそれぞれ拡散もしくはイオン注入あるいは
両者の共用により形成される。n+領域１１は倒
立型SITのソース領域、p+領域１４はインジエク
タトランジスタとなる絶縁ゲート型電界効果トラ
ンジスタ（以後MOS FETと称す）のソース領
域、p+領域１５は前述したMOS FETのドレイ
ンであると同時に、倒立型SITの駆動ゲートであ
る。p+領域１６は固定電位ゲートである。n+領
域１３−１，１３−２，１３−３，１３−４はそ
れぞれ倒立型SITのドレインになつている。固定
電位ゲートP+領域１６は電極１７′を通してn+領
域１７に接続され、n+領域１７はn-領域を介し
てソース領域１１と殆んど同電位に保たれる。１
３−１′，１３−３′はそれぞれドレイン電極であ
る。もちろんn+領域１３−２，１３−３上にも
電極が設けられている。１４′はインジエクタ
MOS FETのソース電極であると同時に、ゲート
電極になつている。駆動ゲートp+領域１５上に
は電極が示されていないが、AA′線とはずれたと
ころに電極は設けられている。１８は、SiO2、
Si3N4、Al2O3等の絶縁層もしくはこれらを複数個
組み合わせた複合絶縁層である。第１図ｃで、
Vss（＋）は電源電圧、Vinは入力電圧、Voutは
出力電圧である。各領域の不純物密度は、それぞ
れn+領域１１：1018〜1021cm-3程度、n-領域１
２：1012〜1016cm-3程度、n+領域１３，１７：
1017〜1021cm-3程度、p+領域１４，１５，１６：
1016〜1021cm-3程度である。駆動ゲートp+領域１
５と固定電位ゲートp+領域１６の間隔は、チヤ
ンネルn-領域１２の不純物密度との関連で決ま
る。SITのチヤンネルの寸法及び不純物密度は
p+n-接合の拡散電位だけで、チヤンネルが完全
にピンチオフし、チヤンネル中に高い電位障壁が
生じるようにする。たとえば、n-領域の不純物
密度が、たとえば７×1013cm-3、２×1014cm-3、
２×1015cm-3程度であれば、p+領域１５と１６の
間隔はそれぞれ５μｍ、３μｍ、１μｍ程度以下
である。もちろん、この値はソース・ドレイン間
隔によつても変化する。ソース・ドレイン間隔は
たとえば0.5〜５μｍ程度である。ソース・ドレ
イン間隔は、短いほどキヤリアの走行時間が短く
なる。また、ソース・ドレイン間隔が短くなるほ
ど、チヤンネルの幅は短くし、不純物密度は低く
しなければならない。ゲート電極１４の下の絶縁
層の厚さは、ゲートがソースと同電位に保たれた
状態でも反転層が生じる程度に薄くなされてい
る。第１図ｃの等価回路では、インジエクタとし
てMOS FETが描かれているが、第１図ａ，ｂの
構造から分かるように、インジエクタはMOS
FETとバイポーラトランジスタ（以後BJTと称
す）の並列接続されたものに実効的にはなつてい
る。したがつて、小さな面積でも大きな電流を流
せることになり、高速動作の原因になる。インジ
エクタである、MOS FET及びBJT混在動作で
は、電流は反転層中と同時にn-領域中に注入さ
れたホールとして流れる。p+領域１４と１５の
間隔が狭いと殆んどパンチングスルーしたBJTと
なるから、両端の電圧が大きくなるにつれて電流
は大きくなる。すなわち、前段が導通状態にあつ
て、駆動ゲートが低レベル（たとえば0.1〜0.3V
程度）に保たれていれば、電源電圧Vssはたとえ
ば0.6〜1.3V程度（例としてSi及びGaAsを考えて
いる）と一定であるから、インジエクタトランジ
スタ両端の電圧が大きくインジエクタの供給電流
が大きい。すなわち、前段の導通状態にあるドラ
イバSITのドレインに大きな電流が流れることに
なる。一方、前段のドライバSITが遮断状態にな
つて、駆動ゲートの電圧が高レベル（たとえば
0.5〜1.2V程度）に変ると、インジエクタトラン
ジスタの電圧が低下して、供給される電流が減少
し、ドライバSITのチヤンネルへの不要な少数キ
ヤリア注入が制御される。もちろん、インジエク
タトランジスタのBJT部がパンチングスルーしな
いようにして、ある電圧以上では殆んど一定電流
が流れるようにしてもよい。駆動ゲートが高レベ
ルになるとSITは遮断状態から、導通状態に変
る。駆動ゲートの電位が上つて、チヤンネル中の
電位障壁が引き下げられると同時に、ゲートから
注入されるホールがさらに電位障壁を引き下げ
て、ソース領域１１からの電子のチヤンネルへの
注入を促進する。ゲートからのホール注入が多く
なればなるほど、ソースからの電子の注入は促進
されドレイン電流は大きくなる。すなわち、小さ
なチヤンネル面積で大きなドレイン電流が流せる
ことになる。チヤンネル面積が小さくなるという
ことは、同時に駆動ゲートの寸法も小さくなるか
ら、必然的に駆動ゲートの容量が小さくなつて動
作速度は速くなる。チヤンネルに注入されたホー
ルは、固定電位ゲートp+領域１６に吸い出さ
れ、蓄積効果は殆んど現われない。チヤンネル中
のホールを効率よく吸い出すためには、p+領域
１６の不純物密度は高い程望ましい。Siで室温の
場合、p+領域の不純物密度が１×1017cm-3と１×
1020cm-3とでは、フエルミレベルが0.1V程度異な
つている。また、1016cm-3と1018cm-3とでも0.1V
程度差がある。すなわち、チヤンネル中のホール
に対してはそれだけ電位が低いことになつてより
流れ出し易いことになる。チヤンネル中のホール
は非常に素速く固定電位ゲートに吸い出され蓄積
効果は少なくなる。一方、固定電位ゲートp+領
域１６の不純物密度が高いと、チヤンネル中のホ
ールがより効率良く吸い出され蓄積効果は少なく
なるが、駆動ゲートから注入されたホールが、逸
速く吸い出されてしまうので、導通状態における
チヤンネル中のホール密度が実効的に低下し、そ
れにつれてドレイン電流も減少する。すなわち、
SITの電流利得が低下する。チヤンネル中のホー
ルの吸い出し効果を保持しながら、電流利得の低
下を少なくするには、駆動ゲート領域の不純物密
度を高くして、固定電位ゲート領域の不純物密度
を低くすれば、たとえば1018〜1021cm-3程度に対
して、1016〜1018cm-3程度にするといつたように
である。あるいは、固定電圧ゲートに駆動ゲート
からのホールが流れ込んで電流が流れるようにな
ると、その電流に応じて固定電位ゲートの電位が
正で高くなるように、固定電位ゲートからソース
領域１１までの抵抗を所定の値になるようにすれ
ばよい。すなわち、固定電位ゲートにある程度電
流が流れると、その電位が正で高くなつて、それ
以上ホールは固定電位ゲートに殆んど流れ込まな
いようになる。
少数キヤリアの蓄積効果をできるだけ減少させ
ることが目的であれば、固定電位ゲート領域の不
純物密度は高い程望ましいし、少数キヤリアの蓄
積効果を減少させ同時に電流利得をも大きく保つ
ためには固定電位ゲート領域の不純物密度は低く
選定される。駆動ゲート領域の不純物密度は、ゲ
ート抵抗を減少させるように高く選定される。た
とえば、1018〜1021cm-3程度である。固定電位ゲ
ートをソース領域に直結するn+領域１７の幅
は、チヤンネルの幅よりも広く、その下のn-領
域が拡散電位ではピンチオフしないようにされて
いる。ドレイン領域１３は両側のp+領域に直接
ついていてもよい。もちろん、ドレイン領域とゲ
ート領域の間にSiO2等の絶縁物を介在させるこ
とは、ゲート・ドレイン間容量が小さくなり動作
速度を向上させる。
ることが目的であれば、固定電位ゲート領域の不
純物密度は高い程望ましいし、少数キヤリアの蓄
積効果を減少させ同時に電流利得をも大きく保つ
ためには固定電位ゲート領域の不純物密度は低く
選定される。駆動ゲート領域の不純物密度は、ゲ
ート抵抗を減少させるように高く選定される。た
とえば、1018〜1021cm-3程度である。固定電位ゲ
ートをソース領域に直結するn+領域１７の幅
は、チヤンネルの幅よりも広く、その下のn-領
域が拡散電位ではピンチオフしないようにされて
いる。ドレイン領域１３は両側のp+領域に直接
ついていてもよい。もちろん、ドレイン領域とゲ
ート領域の間にSiO2等の絶縁物を介在させるこ
とは、ゲート・ドレイン間容量が小さくなり動作
速度を向上させる。
本発明の構造は、第１図に限るものではない。
導電型がまつたく反転したタイプでも、電圧の極
性を反転させるだけで殆んど同様の動作をする。
駆動ゲートと固定電位ゲートの間にドレインが設
けられていない部分（第１図ａの領域１２′）
は、駆動ゲートから注入される少数キヤリアがま
つたく不要に流れて電流利得を低下させるから、
絶縁物領域にすることが望ましい。こうすると、
各ドレイン間が完全に独立になつて、ワイヤド論
理を取るときの誤動作がなくなる。p+領域はn-
層を通つて殆んどn+領域１１に到達した構造が
示されているが、やや離れていてもあるいはn+
領域１１にくい込んでいてもよい。平面形状も、
こうしたほぼ正方形の形に限るわけではない。円
形状でも矩形状でもよいことはもちろんだし、ド
レインの数（フアンアウト数）も４つに限るわけ
ではない。たとえば、回路系の最終段にあつた
り、メモリのデコーダ部に設けられていたりして
大きな駆動能力を必要とする場合には、駆動ゲー
トの周囲全部にドレインを設けて１つのドレイン
としてもよい。さらに駆動能力をあげるには駆動
ゲート周辺の長さを長くすればよい。また、個定
電位ゲート領域の不純物密度を高くしたりあるい
は低くしたりして蓄積効果の低減、電流利得を制
御することは、第１図に示されたインジエクタに
MOS FETを用いた場合だけにとどまらず、分割
ゲート構造SITLすべてに適用できる。たとえ
ば、インジエクタがBJT、FETの場合でもよい
し、基板から電流を供給する形のSubstrate fed
形でももちろん適用できる。第１図に示されるよ
うなインバータ回路ユニツトを複数組合せてワイ
ヤド論理を取れば所望の論理回路は構成できる。
導電型がまつたく反転したタイプでも、電圧の極
性を反転させるだけで殆んど同様の動作をする。
駆動ゲートと固定電位ゲートの間にドレインが設
けられていない部分（第１図ａの領域１２′）
は、駆動ゲートから注入される少数キヤリアがま
つたく不要に流れて電流利得を低下させるから、
絶縁物領域にすることが望ましい。こうすると、
各ドレイン間が完全に独立になつて、ワイヤド論
理を取るときの誤動作がなくなる。p+領域はn-
層を通つて殆んどn+領域１１に到達した構造が
示されているが、やや離れていてもあるいはn+
領域１１にくい込んでいてもよい。平面形状も、
こうしたほぼ正方形の形に限るわけではない。円
形状でも矩形状でもよいことはもちろんだし、ド
レインの数（フアンアウト数）も４つに限るわけ
ではない。たとえば、回路系の最終段にあつた
り、メモリのデコーダ部に設けられていたりして
大きな駆動能力を必要とする場合には、駆動ゲー
トの周囲全部にドレインを設けて１つのドレイン
としてもよい。さらに駆動能力をあげるには駆動
ゲート周辺の長さを長くすればよい。また、個定
電位ゲート領域の不純物密度を高くしたりあるい
は低くしたりして蓄積効果の低減、電流利得を制
御することは、第１図に示されたインジエクタに
MOS FETを用いた場合だけにとどまらず、分割
ゲート構造SITLすべてに適用できる。たとえ
ば、インジエクタがBJT、FETの場合でもよい
し、基板から電流を供給する形のSubstrate fed
形でももちろん適用できる。第１図に示されるよ
うなインバータ回路ユニツトを複数組合せてワイ
ヤド論理を取れば所望の論理回路は構成できる。
本発明の構造は、従来公知のエピタキシヤル成
長技術、拡散技術、イオン注入技術、微細加工技
術、CVD技術、酸化技術、蒸着技術、電極配線
技術等により製造できる。
長技術、拡散技術、イオン注入技術、微細加工技
術、CVD技術、酸化技術、蒸着技術、電極配線
技術等により製造できる。
本発明の分割ゲートSITLは、インジエクタに
MOS FET構造を導入してMOS FETとBJTの混
在モードとして動作させ小さな面積で大きな電流
を流せるようにして、より高密度高速化を実現し
ている。また、固定電位ゲート領域の不純物密度
を駆動ゲート領域の不純物密度と異ならせ、高く
した場合にはチヤンネルの少数キヤリア蓄積効果
をきわめて小さくして高速化させるし、低くした
場合には電流利得を大きく保つたまま蓄積効果を
殆んど無くすなど、高密度化、高速化を一層促進
しその工業的価値はきわめて高い。
MOS FET構造を導入してMOS FETとBJTの混
在モードとして動作させ小さな面積で大きな電流
を流せるようにして、より高密度高速化を実現し
ている。また、固定電位ゲート領域の不純物密度
を駆動ゲート領域の不純物密度と異ならせ、高く
した場合にはチヤンネルの少数キヤリア蓄積効果
をきわめて小さくして高速化させるし、低くした
場合には電流利得を大きく保つたまま蓄積効果を
殆んど無くすなど、高密度化、高速化を一層促進
しその工業的価値はきわめて高い。
第１図は、本発明の分割ゲートSITLの構造例
で、ａは平面図、ｂはAA′線に沿う断面図、ｃは
一回路ユニツトの等価回路である。
で、ａは平面図、ｂはAA′線に沿う断面図、ｃは
一回路ユニツトの等価回路である。
Claims (1)
- 【特許請求の範囲】 １ ドライバに分割ゲート静電誘導トランジスタ
を、インジエクタに絶縁ゲート電界効果トランジ
スタとバイポーラトランジスタの混在モードで動
作するトランジスタを備え、前記分割ゲート静電
誘導トランジスタの駆動ゲートと前記絶縁ゲート
電界効果トランジスタのドレイン及び前記バイポ
ーラトランジスタのコレクタとが共通領域となる
べく構成された部分を含む半導体集積回路。 ２ インジエクタトランジスタのドレインもしく
はコレクタと分割ゲート静電誘導トランジスタの
駆動ゲートとが共通領域となるべく構成された分
割ゲート静電誘導トランジスタ集積回路におい
て、固定電位ゲート領域の不純物密度を前記駆動
ゲート領域の不純物密度と異なるべく構成した部
分を含むことを特徴とする半導体集積回路。 ３ 前記固定電位ゲート領域に沿つて設けられた
前記固定電位ゲート領域とは反対導電型高不純物
密度領域と前記固定電位ゲート領域とが電極によ
り直結されたことを特徴とする前記特許請求の範
囲第１項又は第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7576278A JPS553656A (en) | 1978-06-22 | 1978-06-22 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7576278A JPS553656A (en) | 1978-06-22 | 1978-06-22 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553656A JPS553656A (en) | 1980-01-11 |
| JPS6213824B2 true JPS6213824B2 (ja) | 1987-03-28 |
Family
ID=13585552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7576278A Granted JPS553656A (en) | 1978-06-22 | 1978-06-22 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS553656A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020910A (ja) * | 1983-07-15 | 1985-02-02 | Shin Etsu Chem Co Ltd | 塩化ビニル系共重合体の製造方法 |
-
1978
- 1978-06-22 JP JP7576278A patent/JPS553656A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020910A (ja) * | 1983-07-15 | 1985-02-02 | Shin Etsu Chem Co Ltd | 塩化ビニル系共重合体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS553656A (en) | 1980-01-11 |
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