JPS62102288A - ビツトマツプデイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は１文字、図形を着色表示するビットマツプディ
スプレイ装置に関する。

〔発明の背景〕

表示画面上の少くとも一画面分を表現する全ての画素情
報をフレームメモリに格納し、該フレームメモリの記憶
内容を書き換えることができるようにして文字や図形の
表示を行うビットマツプ方式を用いたディスプレイ装置
が知られている。かカルビットマツプディスプレイ装置
においては、文字１図形（以下、これらを画像と呼ぶ）
の着色表示を行うために、各素情報を異なる原色を表わ
す複数の成分からなるものとし、通常、複数のフレーム
メモリを用いてフレームメモリごとに特定の原色成分を
格納し、各フレームメモリから読み出された原色を画素
ごとに合成して画素ごとに任意の着色を行うようにして
いる。この場合、特定の原色成分のみを記憶するフレー
ムメモリ１面分のそれぞれをプレーン（Ｐｌａｎｅ）と
呼ぶことがある。

第３図はこのような着色表示を行うビットマツプディス
プレイ装置の一従来例を示すブロック図であって、１は
フレームメモリに対して文字、図形などを表わす情報の
読み書きを行う中央処理装置（以下、ＣＰＵと略記する
）、２はフレームメモリに記憶されている情報を定期的
に読み出し、表示画面の内容を更新するための制御を行
うＣＲＴ制御装置（以下、ＣＲ’ｌ’Ｃと略記する）、
３はＣＰＵ　１が発生するアドレス信号、４はＣＲＴＣ
２が発生するアドレス信号、５はＣＰＵ１がフレームメ
モリを読み書きする際にはアドレス信号３を、ＣＲＴＣ
２が表示画面更新のためにフレームメモリを読み出す際
にはアドレス信号４を選択してフレームメモリに供給す
るアドレスセレクタ、６はアドレスセレクタ５が選択し
たアドレス信号、７は表示画面上の対応する位置の画素
情報の色成分が赤色を含むか否かを表わす情報を一画面
分記憶するフレームメモリ（以下、Ｒプレーンと呼ぶ）
。

８は同様に緑色成分を記憶するフレームメモリ（以下、
Ｇプレーンと呼ぶ）、９は青色成分を記憶するフレーム
メモリ（以下、Ｂプレーント呼ぶ）、１０はＣＰＵ１が
フレームメモリ７〜９などの周辺装置に対して発生する
書き込みデータ、１１はＣＰＵＩによるデータの書き込
みをフレームメモリ７〜８に対して選択的に行うだめの
書き込みプレーン選択レジスタ（以下、ＷＰＳと略記す
る）、１２はＣＰＵ１の読み取シデータ、１３はＲプレ
ーン７から読み出される赤色成分データ、１４はＧプレ
ーン８から読み出される緑色成分データ、１５はＢプレ
ーン９から読み出される青色成分データ、１６は各色成
分を表わすデータ信号１３〜１５のうち唯一つを選択し
てＣＰＵ１に供給するための読み出しプレーン選択レジ
スタ（以下、Ｒｐｓと略記する）、１７はＣＲＴＣ２が
発生する表示タイはフグ制御信号。１８〜２Ｏｔｆｉフ
レームメモリ７〜９から読み出された各色成分を表わす
データ１３〜１５を並列−直列変換し、映像信号とする
ための並直列変換回路、２１は映像を写し出すためのＣ
ＲＴなどに代表される表示装置である。

このビットマツプディスプレイ装置は、赤、緑、青の光
の三原色に対応する３面のフレームメモリ７〜９を備え
、加法混色によシ、各画素ごとに８色中１色を任意に選
択して表示することができるようにしたものである。

以下、かかる従来例における文字の表示手順を第４図、
第５図を用いて説明する。

まず、黒の背景に黄色で文子“Ａ″を描く例を笛Ａｌｖ
Ｉ９田１ハでＭｕ　Ｂ８　千７．−加法混色の原理によ
ると、黄色は赤色と緑色との混色である。そこで、Ｒプ
レーン７及びＧプレーン８の文字”Ａ″の字画に相当す
る部分に情報があるようにし、そうでない部分では情報
がないようにし、また、Ｂプレーン９上の全ての部分で
は情報がないよりにしなければならない。このために、
第４図に示すように、Ｒプレーン７とＧプレーン８には
ビツトパターンａ’！ｉ−書キ込み、Ｂプレーン９には
ビットパターンｂを書き込む。ここでビットパターンａ
、ｂにおける１０＃は原色成分をもたないことを表わし
、“１″は原色成分をもつことを表わしている。したが
って、Ｒプレーン７、Ｇプレーン８では、黄色が表示さ
れるべき文字＠Ａ′の字画に対応した部分にと、ト“１
”が格納され、他の部分にはビット”０″が格納される
。また、Ｇプレーン９には、全ての部分にビット１０′
が格納される。

このように、この従来例では、一般には、６つのプレー
ンが存在するため、ＣＰＵ１はＲプレーン７、Ｇプレー
ン８．８プレーン９の全てに対してビット情報の書き込
み処理を行わなければならず、この書き込み処理は各プ
レーンを切や替えて項番に行なわれ、この結果、３回の
書き込み処理が必要となる。このため、モノクロの画像
表示を行う場合に比べ、処理所要時間が３倍かかること
になるが、表示される背景の色が黒である場合には、文
字の字画に相当するビットのみを１１”とするビットパ
ターンと、全ビットを“０″とするビットパターンの２
通シのビットパターンを用い、ＷＰＳＭによシ、複数の
プレーンにいずれかのビットパターンを同時に書き込む
方法が行われ、処理所要時間を短縮するようにしている
。これによると、第３図のようＫ、黒い背景に黄色の文
字°Ａ″を表示する場合には、Ｒプレーン７とＧプレー
ン８に対して１文字＠Ａ″の字画に相当するビットのみ
が”１″であるビットパターンを同時に書き込み、Ｂプ
レーン９に対しては全てのビットが１０″であるビット
パターンを書き込むことで、黒の背景に黄色で文字゛Ａ
″を描くことができる。

以上に説明した複数のプレーンに対して同一のビットパ
ターンを同時に書き込む方法は、３プレーンを越える回
路構成においても利用できるが、文字の字画、あるいは
背景の一方が白又は黒である場合しか有効でない、しか
も、この場合でも、７レームメモリへの書き込みは一方
のビットパターンの書き込みと、他方のビットパターン
の書き込みと２回に分けて項番に行わなければならず、
１プレーン構成のモノクロ表示に対して約２倍の処理時
間を要することになる。

次に、青の背景に赤で文字°Ａ″を描く例を第５図を用
いて説明する。

背景を青２文字”Ａ″の字画の部分を赤とするためには
、Ｒプレーン７に対して文字“Ａ″の字画部分のみ１″
とするビットパターンａＦ？＠込み、Ｇプレーン８に対
しては文字“Ａ″ヲ書べき領域全体を”０″とするビッ
トパターンｂ’４書き込み、Ｂプレーン９に対しては文
字”Ａ″の字画部分を”０”とし、背景部分を１″とす
るビットパターンＣを書き込まなければならない。

従って、この例ではフレームメモリの書き込かを３回に
分けて頭番に行わなければならず、１プレーン構成のモ
ノクロ表示に対して約６倍の処理時間を要する。

一般に、３以上のプレーン？備えて多色表示を行う場合
１字画部分のみを”１”とするビットパターン、字画部
分のみを“０″とするビットパターン、全体を１″とす
るビットパターン、全体を１０”とするビットパターン
の計４通勺のビットパターンのうちの一つを選択して各
プレーンに書き込まなければならない。従って、第４図
で説明した複数プレーンに対して同一のビットパターン
を同時に書き込む方法を用いたとしても、フレームメモ
リのｉき込み処理を４回に分けて項番に行わなければな
らず、モノクロ表示に比べ約４倍の処理時間を要する。

以上に説明した従来構成による多色表示を行うビットマ
ツプディスプレイ装置では１文字の着色表示の処理所要
時間短縮に対する配慮がなさルでおらず、表示色数が増
え、表示画素数が増えて分解能が高ぐなる穆１文字の表
示速度が低下していくという大きな問題があった。

〔発明の目的〕

本発明の目的は、上記従来技術の問題点を解消し１着色
画像表示を単一プレーンのモノクロ表示と同等の処理時
間で実行できるようＫしたビットマツプディスプレイ装
置を提供するにある。

〔発明の概要〕

上記目的を達成するため、本発明は、文字１図形の部分
２表わす情報を保持するレジスタと、背景の部分を表わ
す情報保持するレジスタと１文字。

図形を表わすビットパターンとこれらレジスタの記憶内
容とからそれぞれのプレーンに与えるべきビットパター
ンを生成する組合せゲート回路とを設け、１回の書き込
み動作で各々のプレーンに対して適正なビットパターン
？同時、並列に生成、書き込むようにした点に特徴があ
る。

し発明の実施例〕 以下１本発明の実施例？図面によシ説明する。

第１図は本発明によるビットマップディスプレイ装置の
一実施例を示すブロック図であって、２２．２３．２４
は各プレーンに書き込むビットパターンの字画の部分を
“１″にするか“０″にするかを示す情報を記憶する文
字色レジスタ、２５．２６．２７は各プレーンに書き込
むビットパターンの背景（字画でない部分）の部分を“
１″にするか”０″にするかを示す情報を記憶する背景
色レジスタ、２８％　２９．３０は各々文字色レジスタ
２２．２５．２４と背景色レジスタ２５．２６．２７の
記憶内容とＣＰＵ１から供給される文字の形を表わすビ
ットパターンとから各々のプレーンに入力すべきビット
パターンを発生するだめの組合せゲート回路であシ、第
３回に対応する部分には同一符号をつけている。

次に、この実施例における文字の書き込み手順（ｉ−第
７図を参照しつつ説明する。なお、以下の説明では、Ｃ
ＰＵ１の処理語長を８ビツトとするが。

他の値、例えば、１６ビツト、３２ビツト、６４ビツト
、などであっても同様であることは明らかである。

第５図と同様に、文字”Ａ″の字画の部分を赤、背景の
部分を青として表示する場合を例として採シ上げる。Ｃ
ＰＵ　１の処理語長？８ビット、文字”Ａ″は表示画面
上で縦横８画素の大きさを持つものとすると、ＣＰＵＩ
は、１画素を１ビツトの情報で表わすことができるから
、文字“Ａ″の表示を行なうためＫは、フレームメモリ
に対して８ビツトづつ８回の書き込みを行わなければな
らない。第３図に示した従来例では、この書き込み処理
を各プレーンに対して行うだめ、計２４回の書き込みが
必要である。さらに、各プレーンごとに書き込むビット
パターンが異なるため、どのプレーンにどのようなビッ
トパターンを書き込めばよいのかを判定し、しかも、各
々のプレーンに書き込むビットパターンを発生しなけれ
ばならない。

この結４、単一プレーンのモノクロ表示に比べ、３倍か
ら４倍以上の処理時間を要していた。

第１図に示すこの実施例では、ＣＰＬＪｌがフレームメ
モリ７．８，９に対して書き込み処理を行うと、組合せ
ゲート回路２８．２９．３０によって、各プレーンに対
して供給すべきビットパターンが自動的生成され、しか
る後、これらビットパターンが各々対応するプレーンに
同時に書き込まれるため、ＣＰＵ１は８ビツトづつ８回
の書き込みを行うだけでよく、しかも、プレーンごとの
ビットパターンを生成する必要もない。

このために、まずはじめに、文字色レジスタ２２．２５
．２４及び背景色レジスタ２５．２６．２７の設定を行
う。すなわち、いま１包成分を有することを点灯、色成
分を有しないことを消灯と表現すると１文字色レジスタ
２２と背景色レジスタ２５はＲプレーン７に書き込むべ
きビットパターンの各々字画部分の点灯・消灯、背景部
分の点灯・消灯を制御するもので、各々”１″を書き込
めば点灯、“０″を書き込めば消灯を意味するものとす
る。同様にして１文字色レジスタ２３と背景色レジスタ
２６はＧプレーン８に対応し１文字色レジスタ２４と背
景色レジスタ２７はＢプレーンニ対応してお）、各々の
プレーンの文字色、背景色の点灯、消灯を制御する。

文字色レジスタ２２．２５．２４及び背景色レジスタ２
５．２６．２７の出力は、各プレーン７゜８．９に対応
して設けた組合せゲート回路２８．２９．３０の入力と
なる。組合せゲート回路２８゜２９％　３０には、これ
ら文字色レジスタ２２．２３．２４及び背景色レジスタ
２５．２６．２７の出力の他に、ＣＰＵ１が供給するビ
ットパターンが共通に入力され、これら３つの入力ビッ
ト演算によう、各々に対応するプレーン７．８．９に入
力すべきビットパターンを生成する。ＣＰＵ１が供給す
るビットパターンは１文字の字画の部分に相当するビッ
トが＠１″、背景の部分に相当するビットが′″０＃で
あるものとするが、”１’、　　＠Ｏ”の対応が逆であ
ってもよい。

組合せゲート回路２８．２９．３ｏにおいては。

一方で文字色レジスタ２２．２３．２４の出力とＣＰＵ
　１から供給されたビットパターンとの論理積が生成さ
れ、他方で背景色レジスタ２５．２６゜２７の出力とＣ
ＰＵ１から供給されたビットパターンの否定（す々わち
このビットパターンに含ｔれる１１”のビットを全て＠
０′で、＠０″のビットを全て“１＃で置き換えたもの
）との論理積を生成し、こうして得た２つの論理積の論
理和？各々のプレーン７．８．９に書き込むべきビット
パターンとして供給する。このとき１文字色レジスタ２
２．２３．２４の内容が＠１ｍであれば、ＣＰＵ　１か
ら供給されたビットパターンに含まれる“１”のビット
、すなわち字画の部分に対応するビットは１１′のまま
で各プレーン７．８．９に供給され１文字色レジスタ２
２．２５．２４の内容が“０“であれば、“０″に変更
されてから各プレーン７．８．９は供給される。背景色
レジスタ２５．２６．２７の内容が＠０″であれば、Ｃ
ＰＵ１から供給されたビットパターンに含まれる１０″
のビット、すなわち背景の部分に対応するビットは１０
”のままで各プレーン７．８．９に供給され、背景色レ
ジスタ２５．２６．２７（７）内容が５１”であれば、
＠１″に変更されてから各プレーン７．８．９に供給さ
れる。

第２図に示した例では、文字色を赤とするために、Ｒプ
レーン７に対応する文字色レジスタ２２のみに１″を設
定し、文字色レジスタ２３及び２４には”０″を設定す
る。壕だ、背景色を青とするために、Ｂプレーン９に対
応する背景色レジスタ２７のみＫ“１”を設定し、背景
色レジスタ２５．２６には１０″を設定する。

この後、ＣＰＵＩから文字を表わすビットパターンを書
き込むと、Ｒプレーン７に対しては文字の字画の部分の
みが点灯する（すなわち”１″となる）ビットパターン
が書き込まれ、Ｇプレーン８に対しては文字全体が消灯
する（すなわち“Ｑ″となる）ビットパターンが書き込
まれ、Ｂプレーン９に対しては文字の字画の部分のみが
消灯しくすなわち“０”となる）、背景部分が点灯する
（すなわち”１″となる）ピントパターンが書き込まれ
る。この結果、表示装置２１では、加法混色によシ文字
の字画部分は赤、背景部分は青となって文字が表示され
る。

文字色レジスタ２２．２３．２４および背景色２５．２
６．２７は、１回設定されると、それ以後の色設定を変
更するまでの間は操作する必要がない。従って、１度色
設定を行った後は、単一プレーンのモノクロ表示の場合
と全く同じ処理時間で文字表示を行うことができる。

〔発明の実施例〕

以上説明したように、本発明によれば、各フレームメモ
リに対するビットパターンを同時に生成して格納するこ
とができ、ビットパターン書キ込みのための処！！時Ｉ
ｖｆｆを大幅に短縮できて単色表示と同程度の処理速度
で多色表示が実現できるし。

また５文字句図形の表示処理手順も色設定以後は、単色
表示の場合と同一であるから、文字表示プログラムも単
純となって開発、維持が容易であシ、さらに、多色表示
の従来技術に比べて、わずかな部品を付加するのみであ
るから、構成の複雑化、コストアップを避けることがで
きるなど、優れた効果を得ることができる。

【図面の簡単な説明】

第１図は本発明によるビットマツプディスプレイ装置の
一実施例を示すブロック図、第２図はこの実施例におけ
る文字表示動作を示す説明図、第３図は従来のビットマ
ツプディスプレイ装置の一例を示すブロック図、第４図
及び第５図はそれぞれこの従来技術における文字表示動
作を示す説明図である。 １・・・ＣＰＵ、７．８．９・・・フレームメモリ、２
２．２５．２４・・・文字色レジスタ。 ２５．２６．２７・・・背景色レジスタ。 ２８．２９．３０・・・組み合せゲート回路。 代理人弁理士　小　川　勝　男（、 第　５　図

Claims (1)

【特許請求の範囲】
1. 文字、図形の描画処理を行う中央処理装置と、表示装置
   と、複数個のフレームメモリとを備え、該フレームメモ
   リの夫々に該表示装置の一画面分の各画素における異な
   る特定の色成分の有無を表わすビットからなるビットパ
   ターンが格納され、該フレームメモリのそれぞれから読
   み出された該ビットパターンを合成して該表示装置に供
   給することにより、文字、図形の多色表示を行うように
   したビットマップディスプレイ装置において、前記各フ
   レームメモリごとに、所定ビット数からなる１語を格納
   する第１、第２の記憶手段と、前記中央処理装置が出力
   し前記表示装置で表示されるべき文字、図形の部分が“
   １”背景部分が“０”のビットからなるビットパターン
   を１語ずつ該第１、第２の記憶手段から読み出される出
   力と論理演算する論理演算手段とを設け、前記第１の記
   憶手段のうちの表示すべき文字、図形の部分が含む前記
   特定の色成分に対する前記ビットパターンを格納すべき
   フレームメモリに対応した第１の記憶手段のみ格納され
   全ビットを“１”とし、かつ、前記第２の記憶手段のう
   ちの表示すべき背景部分が含む前記特定の色成分に対す
   る前記ビットパターンを格納すべきフレームに対応した
   第２の記憶手段のみ格納される全ビットを“０”とする
   ことにより、前記論理演算手段からそれぞれの前記フレ
   ームメモリに格納すべき前記ビットパターンを同時に得
   ることができるように構成したことを特徴とするビット
   マップディスプレイ装置。