JPS6194366A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6194366A JPS6194366A JP21513484A JP21513484A JPS6194366A JP S6194366 A JPS6194366 A JP S6194366A JP 21513484 A JP21513484 A JP 21513484A JP 21513484 A JP21513484 A JP 21513484A JP S6194366 A JPS6194366 A JP S6194366A
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- 239000010408 film Substances 0.000 claims abstract description 46
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Classifications
-
- H01L29/786—
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は非晶質シリコン等の半導体薄膜を用いた薄膜ト
ランジスタに関する。
ランジスタに関する。
近年、薄膜形成技術の進歩により良質の非晶質半導体薄
膜が得られるようになり、薄膜トランジスタが注目を集
めている。この薄膜トランジスタは、例えば透明基板上
にマトリクス伏に多数形成されてアクティブマトリクス
タイプの液晶表示装置に利用されている。
膜が得られるようになり、薄膜トランジスタが注目を集
めている。この薄膜トランジスタは、例えば透明基板上
にマトリクス伏に多数形成されてアクティブマトリクス
タイプの液晶表示装置に利用されている。
第４図は従来の薄膜トランジスタの一例を示す図で、ガ
ラス基板（１）上にソース電極（２）及びドレイン電極
（３）が形成され、この２つの電極（２） 、 （３）
上には更に不純物ドープ非晶質シリコン膜（４）が形成
されている。そして２つの電極（２） 、 （３）を覆
うようにアンドープ非晶質シリコン膜（５）が形成され
ている。
ラス基板（１）上にソース電極（２）及びドレイン電極
（３）が形成され、この２つの電極（２） 、 （３）
上には更に不純物ドープ非晶質シリコン膜（４）が形成
されている。そして２つの電極（２） 、 （３）を覆
うようにアンドープ非晶質シリコン膜（５）が形成され
ている。
ここで不純物ドープ非晶質シリコン膜（４）は、このア
ンドープ非晶質シリコン膜（５）と２つの電極（２）。
ンドープ非晶質シリコン膜（５）と２つの電極（２）。
（３）とのコンタクトを良好にする働きをもっている。
そして酸化シリコンや窒化シリコン等の絶縁膜（６）が
、アンドープ非晶質シリコン（５）を覆うように形成さ
れ、更に絶縁膜（６）上にはゲート−１極（７）が形成
されている。
、アンドープ非晶質シリコン（５）を覆うように形成さ
れ、更に絶縁膜（６）上にはゲート−１極（７）が形成
されている。
〔背景技術の問題点コ
しかしこの薄膜トランジスタにおいては、形成されたア
ンドープ非晶質シリコン膜（５）の膜質力、ソース電極
（２）及びドレイン電極（３）の段差部上とこれ以外の
部分では異なる場合がある。これにより薄膜トランジス
タの特性が悪かったり、アンドープ非晶質シリコン膜（
５）の選択エツチング時にエツチングの不均一を生じて
所定の形状を得ることが困難になったりすることがある
。
ンドープ非晶質シリコン膜（５）の膜質力、ソース電極
（２）及びドレイン電極（３）の段差部上とこれ以外の
部分では異なる場合がある。これにより薄膜トランジス
タの特性が悪かったり、アンドープ非晶質シリコン膜（
５）の選択エツチング時にエツチングの不均一を生じて
所定の形状を得ることが困難になったりすることがある
。
本発明はこのような従来の欠点を解決するためになされ
たもので、形成する半導体薄膜の膜質を均一にすること
の可能な薄膜トランジスタの提供を目的とする。
たもので、形成する半導体薄膜の膜質を均一にすること
の可能な薄膜トランジスタの提供を目的とする。
即ち本発明は、複数個の凹部を設けた絶縁性基板と、凹
部に埋設したソース電極及びドレイン電極と、ソース電
極とドレイン電極にわたり形成された半導体薄膜と、半
導体薄膜上に形成された絶縁膜と、絶縁膜上く形成され
たゲート電極とを備えたことを特徴とする薄膜トランジ
スタであり、半導体薄膜の下地となる表面の段差が従来
より低減されている。
部に埋設したソース電極及びドレイン電極と、ソース電
極とドレイン電極にわたり形成された半導体薄膜と、半
導体薄膜上に形成された絶縁膜と、絶縁膜上く形成され
たゲート電極とを備えたことを特徴とする薄膜トランジ
スタであり、半導体薄膜の下地となる表面の段差が従来
より低減されている。
以下本発明の詳細を図面を参照して説明する。
第１図は本発明の一実施例を示す図で、絶縁性基板ａ１
例えばガラス基板に設けられた複数個の凹部（１１）に
、ソース電極（１２及びドレイン電極αｙ例えばＩＴＯ
が埋設されている。更にこの２つの電極（１シ。
例えばガラス基板に設けられた複数個の凹部（１１）に
、ソース電極（１２及びドレイン電極αｙ例えばＩＴＯ
が埋設されている。更にこの２つの電極（１シ。
（１３上にはそれぞれ、リン添加の不純物ドープ非晶質
シリコン膜（１４）が形成されていて、不純物ドープ非
晶質シリコン膜Ｉの表面と絶縁性基板部の表面とは段差
がなく平滑になっている。そして絶縁性基板αＱ上には
、ソース電極ｆ１３とドレイン電極０３にわたり半導体
薄膜α９例えばアンドープ非晶質シリコン膜が形成され
ている。ここで不純物ドープ非晶質シリコンＮ（１４）
は、この半導体薄膜（１つと２つの電極（［２、（１３
とのコンタクトを良好にする働きを持っている。そして
半導体薄膜ａ９を覆うよって絶縁膜［９例えば酸化シリ
コンまたは窒化シリコンが形成され、更に絶縁膜Ｃ１０
上にはゲートＴＸ極αη例えばアルミニウムが形成され
ている。
シリコン膜（１４）が形成されていて、不純物ドープ非
晶質シリコン膜Ｉの表面と絶縁性基板部の表面とは段差
がなく平滑になっている。そして絶縁性基板αＱ上には
、ソース電極ｆ１３とドレイン電極０３にわたり半導体
薄膜α９例えばアンドープ非晶質シリコン膜が形成され
ている。ここで不純物ドープ非晶質シリコンＮ（１４）
は、この半導体薄膜（１つと２つの電極（［２、（１３
とのコンタクトを良好にする働きを持っている。そして
半導体薄膜ａ９を覆うよって絶縁膜［９例えば酸化シリ
コンまたは窒化シリコンが形成され、更に絶縁膜Ｃ１０
上にはゲートＴＸ極αη例えばアルミニウムが形成され
ている。
次にこの実施例の製造方法について述べる。第２図はこ
の一例を示す図である。まず第２図（ａｌに示すように
、絶縁性基板（１Ｇにレジストパターン（ＩＱを形成し
た後、これをマスクとして絶縁性基板（１０）の表面を
２００ＯＡだけエツチングし凹部（ｌＤｔ−形成する。
の一例を示す図である。まず第２図（ａｌに示すように
、絶縁性基板（１Ｇにレジストパターン（ＩＱを形成し
た後、これをマスクとして絶縁性基板（１０）の表面を
２００ＯＡだけエツチングし凹部（ｌＤｔ−形成する。
次に第２図（ｂｌに示すように、レジストノくターン賭
を残したまま絶縁性基板部の全面に、ソース電極αり及
びドレイン電極（１３の材料となる膜（１１と不純物ド
ープ非晶質シリコン膜α４とをこの順にそれぞれ１５０
０λ、５００λの厚さに形成する。そして第２図（ｃｌ
に示すように、レジストパターン舖を除去することによ
り絶縁性基板部上の２つの膜＜１４１ 。
を残したまま絶縁性基板部の全面に、ソース電極αり及
びドレイン電極（１３の材料となる膜（１１と不純物ド
ープ非晶質シリコン膜α４とをこの順にそれぞれ１５０
０λ、５００λの厚さに形成する。そして第２図（ｃｌ
に示すように、レジストパターン舖を除去することによ
り絶縁性基板部上の２つの膜＜１４１ 。
（１’ｌをり７トオ７し、凹部（１１）にソース電極住
ｚ１ ドレイン電極０３及び不純物ドープ非晶質、シ
リコン膜α滲を埋設する。次に第２図（ｄ）に示すよう
に、半導体薄膜（Ｉｓを３０００λの膜厚で堆積した後
所定の）くターンニエッチングする。そして第２図（ｅ
）Ｋ示スヨうに、絶縁膜茜とゲート電極αηの材料とな
る膜とをこの順にそれぞれ４０００λ、１μｍの厚さに
堆積した後、上の方の膜を所定のパターンにエツチング
してゲート電極（１′ｌ）を形成する。こうして所望の
薄膜トランジスタが得られる。
ｚ１ ドレイン電極０３及び不純物ドープ非晶質、シ
リコン膜α滲を埋設する。次に第２図（ｄ）に示すよう
に、半導体薄膜（Ｉｓを３０００λの膜厚で堆積した後
所定の）くターンニエッチングする。そして第２図（ｅ
）Ｋ示スヨうに、絶縁膜茜とゲート電極αηの材料とな
る膜とをこの順にそれぞれ４０００λ、１μｍの厚さに
堆積した後、上の方の膜を所定のパターンにエツチング
してゲート電極（１′ｌ）を形成する。こうして所望の
薄膜トランジスタが得られる。
第３図はこの実施例の製造方法の別の例を示す図である
。まず第３図（ａ）に示すように、絶縁性基板Ｑ〔の表
面を４ ’０００λだけエツチングし凹部αυを形成す
る。次に第３図（ｂｌ−に示すように、ソース電極Ｕ及
びドレイン電極α３の材料となる膜住９と不純物ドープ
非晶質シリコン膜Ｉとをこの順にそれぞれ１５００χ、
３５００λの厚さに形成した後、平滑材料（イ）例えば
ポリイミドまたはフォトレジストを塗布して平滑化し、
凹部（Ｌｌ）上の平滑材料の膜厚を１，５μｍ程度にす
る。そして第３図（Ｃ）に示すように、平滑計料翰と膜
（１４，α１と絶縁性基板α■のエツチング速度がすべ
て等しくなるように設定した条件でのＩＬＩＢ法等によ
り、これらを全部で１．７μｍ程度エツチングする。次
に第３図（ｄ） Ｋ示すように、半導体薄膜（Ｌ５を３
０００λの膜厚で堆積した後所定のパターンにエツチン
グする。そして第３図（ｅ）に示すように、絶縁膜−と
ゲート電極αηの材料となる膜とをこの順にそれぞれ４
０００１．１μｍの厚さに堆積した後、上の方の膜を所
定のパターンにエツチングしてゲート電極（Ｉ７）を形
成する。こうして所望の薄膜トランジスタが得られる。
。まず第３図（ａ）に示すように、絶縁性基板Ｑ〔の表
面を４ ’０００λだけエツチングし凹部αυを形成す
る。次に第３図（ｂｌ−に示すように、ソース電極Ｕ及
びドレイン電極α３の材料となる膜住９と不純物ドープ
非晶質シリコン膜Ｉとをこの順にそれぞれ１５００χ、
３５００λの厚さに形成した後、平滑材料（イ）例えば
ポリイミドまたはフォトレジストを塗布して平滑化し、
凹部（Ｌｌ）上の平滑材料の膜厚を１，５μｍ程度にす
る。そして第３図（Ｃ）に示すように、平滑計料翰と膜
（１４，α１と絶縁性基板α■のエツチング速度がすべ
て等しくなるように設定した条件でのＩＬＩＢ法等によ
り、これらを全部で１．７μｍ程度エツチングする。次
に第３図（ｄ） Ｋ示すように、半導体薄膜（Ｌ５を３
０００λの膜厚で堆積した後所定のパターンにエツチン
グする。そして第３図（ｅ）に示すように、絶縁膜−と
ゲート電極αηの材料となる膜とをこの順にそれぞれ４
０００１．１μｍの厚さに堆積した後、上の方の膜を所
定のパターンにエツチングしてゲート電極（Ｉ７）を形
成する。こうして所望の薄膜トランジスタが得られる。
今まで述べたようＫこの実施例では、ソース’ｔＮ極（
１２１及びドレイン電極α３を絶縁性基板（ＩＩの凹部
αυに埋設して、絶縁性基板（１１の表面に段差がほと
んどない状態で半導体薄膜α９を堆積している。故に半
導体薄膜住９は、場所による膜質の不均一を生じること
がなく、半導体薄膜（ｌＥ９の選択エツチング時にエツ
チングの不均一が生じないため、所定の形状を容易に得
ることができる。また薄膜トランジスタの導通部に異質
な膜質が存在しないため、特性の良好な薄膜トランジス
タを得ることができる。
１２１及びドレイン電極α３を絶縁性基板（ＩＩの凹部
αυに埋設して、絶縁性基板（１１の表面に段差がほと
んどない状態で半導体薄膜α９を堆積している。故に半
導体薄膜住９は、場所による膜質の不均一を生じること
がなく、半導体薄膜（ｌＥ９の選択エツチング時にエツ
チングの不均一が生じないため、所定の形状を容易に得
ることができる。また薄膜トランジスタの導通部に異質
な膜質が存在しないため、特性の良好な薄膜トランジス
タを得ることができる。
以上説明したように本発明の薄膜トランジスタは、ソー
ス電極及びドレイン電極を絶縁性基板に設けた凹部に埋
設してなるので、半導体薄膜を形成する際の絶縁性基板
上の段差が従来より少ない。
ス電極及びドレイン電極を絶縁性基板に設けた凹部に埋
設してなるので、半導体薄膜を形成する際の絶縁性基板
上の段差が従来より少ない。
よって半導体薄膜を膜質が均一になるように形成でき、
その特性は良好なものとなる。
その特性は良好なものとなる。
第１図は本発明の一実施例を示す図、第２図と第３図は
本発明の製造方法の一例を示す図、第４図は従来の薄膜
トランジスタの一例を示す図である。 ■・・絶縁性基板 （１１）・凹部鰺・ソース電
極 （１３ドレイン・シ柵（へ）半導体薄膜
住ｅ・・絶縁膜住η・・・ゲート電極 代理人 弁理士 則 近 憲 佑 （ほか１名）第２図 （ａ＞
ｔｔジノ（Ｃ）
＜ｄ）（ｅン ｔｔｉ ｒｌ 第３図 （ｒＬ） Ｌδ〕 ｔｃ）ｔｄ） （ｅ） 第４図
本発明の製造方法の一例を示す図、第４図は従来の薄膜
トランジスタの一例を示す図である。 ■・・絶縁性基板 （１１）・凹部鰺・ソース電
極 （１３ドレイン・シ柵（へ）半導体薄膜
住ｅ・・絶縁膜住η・・・ゲート電極 代理人 弁理士 則 近 憲 佑 （ほか１名）第２図 （ａ＞
ｔｔジノ（Ｃ）
＜ｄ）（ｅン ｔｔｉ ｒｌ 第３図 （ｒＬ） Ｌδ〕 ｔｃ）ｔｄ） （ｅ） 第４図
Claims (1)
- 複数個の凹部を設けた絶縁性基板と、前記凹部に埋設
したソース電極及びドレイン電極と、前記ソース電極と
前記ドレイン電極にわたり形成された半導体薄膜と、前
記半導体薄膜上に形成された絶縁膜と、前記絶縁膜上に
形成されたゲート電極とを備えたことを特徴とする薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21513484A JPS6194366A (ja) | 1984-10-16 | 1984-10-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21513484A JPS6194366A (ja) | 1984-10-16 | 1984-10-16 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194366A true JPS6194366A (ja) | 1986-05-13 |
Family
ID=16667265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21513484A Pending JPS6194366A (ja) | 1984-10-16 | 1984-10-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194366A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299082A (ja) * | 1986-06-18 | 1987-12-26 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0395937A (ja) * | 1989-09-07 | 1991-04-22 | Toshiba Corp | Ｓｏｉ型半導体装置及びその製造方法 |
| JPH0449625A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 薄膜トランジスタの製造方法 |
| JP2006332660A (ja) * | 2005-05-27 | 2006-12-07 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びその製造方法、これを備えた有機電界発光表示装置 |
| JP2011211185A (ja) * | 2010-03-08 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| CN103000669A (zh) * | 2011-09-09 | 2013-03-27 | 中国科学院微电子研究所 | 类金刚石衬底上源漏掩埋型石墨烯晶体管器件和制作方法 |
| CN105609561A (zh) * | 2016-01-27 | 2016-05-25 | 无锡盈芯半导体科技有限公司 | 一种石墨烯射频晶体管及其制作方法 |
| CN110164965A (zh) * | 2019-04-22 | 2019-08-23 | 中国科学院微电子研究所 | 一种半导体器件及制备方法 |
-
1984
- 1984-10-16 JP JP21513484A patent/JPS6194366A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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