JPH06163587A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH06163587A JPH06163587A JP31173892A JP31173892A JPH06163587A JP H06163587 A JPH06163587 A JP H06163587A JP 31173892 A JP31173892 A JP 31173892A JP 31173892 A JP31173892 A JP 31173892A JP H06163587 A JPH06163587 A JP H06163587A
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- JP
- Japan
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- semiconductor layer
- film transistor
- impurity ions
- thin film
- gate electrode
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Abstract
(57)【要約】
【目的】 ａ−Ｓｉ薄膜トランジスタにおける非晶質シ
リコン半導体（不純物のド−ピングの有無を問わない）
の膜厚を特定することで裏面露光プロセスが可能になり
製造が容易でかつ特性が良好な薄膜トランジスタを得る
ことができる。 【構成】 透明基板上にゲ−ト電極を設け、この上をゲ
−ト絶縁膜で覆いさらにその上に非晶質シリコンを重ね
る。更に保護絶縁膜を堆積しトランジスタのチャンネル
部のみを残してエッチングする。さらにこの上に不純物
を含む非晶質シリコンを堆積する。このとき先の非晶質
シリコンと不純物を含む非晶質シリコンとの膜厚の合計
が10nm以上90nm以下とする。これを基板の裏面より光を
あててゲ−ト電極をマスクにしてフォトパタ−ニングを
行いゲ−トパタ−ンと同じ形にパタ−ニングする。この
後ソ−スおよびドレイン電極を付し、最後にチャンネル
部直上の不純物を含む非晶質シリコンを除去して完成す
る。
リコン半導体（不純物のド−ピングの有無を問わない）
の膜厚を特定することで裏面露光プロセスが可能になり
製造が容易でかつ特性が良好な薄膜トランジスタを得る
ことができる。 【構成】 透明基板上にゲ−ト電極を設け、この上をゲ
−ト絶縁膜で覆いさらにその上に非晶質シリコンを重ね
る。更に保護絶縁膜を堆積しトランジスタのチャンネル
部のみを残してエッチングする。さらにこの上に不純物
を含む非晶質シリコンを堆積する。このとき先の非晶質
シリコンと不純物を含む非晶質シリコンとの膜厚の合計
が10nm以上90nm以下とする。これを基板の裏面より光を
あててゲ−ト電極をマスクにしてフォトパタ−ニングを
行いゲ−トパタ−ンと同じ形にパタ−ニングする。この
後ソ−スおよびドレイン電極を付し、最後にチャンネル
部直上の不純物を含む非晶質シリコンを除去して完成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示デバイスにお
ける各表示画素の表示スイッチングに用いられている薄
膜トランジスタ（ＴＦＴ）の構造およびその製造方法に
関するものである。
ける各表示画素の表示スイッチングに用いられている薄
膜トランジスタ（ＴＦＴ）の構造およびその製造方法に
関するものである。
【０００２】
【従来の技術】近年、ＴＦＴの製造方法は、鮮明な液晶
表示画像を得るためのアクティブマトリクス型液晶表示
デバイスの歩留りを向上させるために、改善改良が進め
られている。
表示画像を得るためのアクティブマトリクス型液晶表示
デバイスの歩留りを向上させるために、改善改良が進め
られている。
【０００３】以下図面を参照しながら、上述した従来の
薄膜トランジスタの一例について説明する。（図４）お
よび（図５）は従来の薄膜トランジスタの断面図を示す
ものである。（図４）において、１は絶縁基板、２はゲ
ート電極、３はゲート絶縁層、４は半導体層、５は透明
電極、６は不純物をド−ピングした半導体層、７はソー
ス電極、８はドレイン電極、９は半導体層のＴＦＴのチ
ャンネル部分を保護している絶縁体層である。
薄膜トランジスタの一例について説明する。（図４）お
よび（図５）は従来の薄膜トランジスタの断面図を示す
ものである。（図４）において、１は絶縁基板、２はゲ
ート電極、３はゲート絶縁層、４は半導体層、５は透明
電極、６は不純物をド−ピングした半導体層、７はソー
ス電極、８はドレイン電極、９は半導体層のＴＦＴのチ
ャンネル部分を保護している絶縁体層である。
【０００４】（図５）は、（図４）の保護絶縁体層９が
なく、ソ−ス電極７とドレイン電極８との間の不純物イ
オンを含む半導体層６の一部がエッチングされているＴ
ＦＴを示す。特に半導体層４には非晶質シリコン（ａ−
Ｓｉ）あるいは多結晶シリコンを、不純物をド−ピング
した半導体層６には、リン原子あるいはボロン（Ｂ）原
子をド−ピングした非晶質シリコン、マイクロクリスタ
ルシリコンあるいは多結晶シリコンを使用している場合
が多い。
なく、ソ−ス電極７とドレイン電極８との間の不純物イ
オンを含む半導体層６の一部がエッチングされているＴ
ＦＴを示す。特に半導体層４には非晶質シリコン（ａ−
Ｓｉ）あるいは多結晶シリコンを、不純物をド−ピング
した半導体層６には、リン原子あるいはボロン（Ｂ）原
子をド−ピングした非晶質シリコン、マイクロクリスタ
ルシリコンあるいは多結晶シリコンを使用している場合
が多い。
【０００５】以上のように構成されたＴＦＴについて、
以下その製造プロセスについて説明する。（図４）の構
造の場合は、ゲート電極２が形成されている絶縁基板上
１に、プラズマＣＶＤ法等により、ゲート絶縁体層３、
半導体層４そして保護絶縁体層９を成膜した後、該保護
絶縁体層９の所定のパタ−ンにパタ−ニングを行ない不
純物イオンを含む半導体層６を成膜し、所定のパタ−ン
にて半導体層４と不純物イオンを含む半導体層５をエッ
チングする。この際、先に、パターニングした保護絶縁
体層９は、不純物イオンを含む半導体層６と選択エッチ
ングが可能なため、活性層の半導体層４にダメージを与
えることなく、不純物イオンを含む半導体層６を形成で
きる。またこの時のエッチングには通常フッ酸−硝酸混
合液あるいは水酸化ナトリウム水溶液などの強い酸ある
いはアリカリ液をもちいたウエットエッチングを用い
る。さらに透明電極５を成膜、パタ−ンニングし、さら
に不透明な金属を成膜、パターニングしてソース電極７
およびドレイン電極８を形成し、ＴＦＴを作成する。
（例えばプロシ−ディング オブ ザ シックス イン
ターナショナル リサーチコンファレンス ジャパン
ディスプレイ’８６(Proceedings of the 6th Internat
ional Display Research Conference Japan Disuplay'8
6)p204）。
以下その製造プロセスについて説明する。（図４）の構
造の場合は、ゲート電極２が形成されている絶縁基板上
１に、プラズマＣＶＤ法等により、ゲート絶縁体層３、
半導体層４そして保護絶縁体層９を成膜した後、該保護
絶縁体層９の所定のパタ−ンにパタ−ニングを行ない不
純物イオンを含む半導体層６を成膜し、所定のパタ−ン
にて半導体層４と不純物イオンを含む半導体層５をエッ
チングする。この際、先に、パターニングした保護絶縁
体層９は、不純物イオンを含む半導体層６と選択エッチ
ングが可能なため、活性層の半導体層４にダメージを与
えることなく、不純物イオンを含む半導体層６を形成で
きる。またこの時のエッチングには通常フッ酸−硝酸混
合液あるいは水酸化ナトリウム水溶液などの強い酸ある
いはアリカリ液をもちいたウエットエッチングを用い
る。さらに透明電極５を成膜、パタ−ンニングし、さら
に不透明な金属を成膜、パターニングしてソース電極７
およびドレイン電極８を形成し、ＴＦＴを作成する。
（例えばプロシ−ディング オブ ザ シックス イン
ターナショナル リサーチコンファレンス ジャパン
ディスプレイ’８６(Proceedings of the 6th Internat
ional Display Research Conference Japan Disuplay'8
6)p204）。
【０００６】また（図５）においては、ゲート電極２が
形成されている絶縁基板１上に、絶縁体層３、半導体層
４、不純物イオンを含む半導体層６を成膜した後、所定
のパタ−ンにて半導体層４、不純物イオンを含む半導体
層６をパタ−ニングし、さらに透明電極５を成膜、パタ
−ンニングし、その後不透明な金属を成膜、パターニン
グしてソース電極７およびドレイン電極８を形成し、こ
の後ソース電極７とドレイン電極８とのあいだの不純物
イオンを含む半導体層６をエッチングしてＴＦＴを作成
する。
形成されている絶縁基板１上に、絶縁体層３、半導体層
４、不純物イオンを含む半導体層６を成膜した後、所定
のパタ−ンにて半導体層４、不純物イオンを含む半導体
層６をパタ−ニングし、さらに透明電極５を成膜、パタ
−ンニングし、その後不透明な金属を成膜、パターニン
グしてソース電極７およびドレイン電極８を形成し、こ
の後ソース電極７とドレイン電極８とのあいだの不純物
イオンを含む半導体層６をエッチングしてＴＦＴを作成
する。
【０００７】
【発明が解決しようとする課題】上記のような構造およ
び製造方法ではパタ−ニングにマスクを使用したフォト
プロセスを多数使用する。マスクを使用したフォトプロ
セスは使用頻度が多いほど製造に時間がかかり不良をつ
くる確率も増大する。特に半導体層と不純物イオンを含
む半導体層のパタ−ニングは単純なパタ−ンで十分であ
りパタ−ン精度もあまり必要でないにもかかわらず他に
方法が無いため通常の使用せざる得ないというという問
題点を有していた。
び製造方法ではパタ−ニングにマスクを使用したフォト
プロセスを多数使用する。マスクを使用したフォトプロ
セスは使用頻度が多いほど製造に時間がかかり不良をつ
くる確率も増大する。特に半導体層と不純物イオンを含
む半導体層のパタ−ニングは単純なパタ−ンで十分であ
りパタ−ン精度もあまり必要でないにもかかわらず他に
方法が無いため通常の使用せざる得ないというという問
題点を有していた。
【０００８】本発明は、上記問題点を鑑み、半導体層と
不純物イオンを含む半導体層の合計の膜厚を規定するこ
とで良好なトランジスタ特性を維持し、かつ基板の裏面
より光をあてゲ−ト電極をマスクの代わりに使用するプ
ロセスを可能とする薄膜トランジスタの構造と製造方法
を提供するものである。
不純物イオンを含む半導体層の合計の膜厚を規定するこ
とで良好なトランジスタ特性を維持し、かつ基板の裏面
より光をあてゲ−ト電極をマスクの代わりに使用するプ
ロセスを可能とする薄膜トランジスタの構造と製造方法
を提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の薄膜トランジスタは、半導体層と不純物イ
オンを含む半導体層の膜厚の合計を10nm以上90nm以下と
することを特徴とする。これにより裏面から光をあてて
も一定量の光を透過させることができマスクを使用せず
不透明なゲ−ト電極をマスクの代わりにフォトプロセス
を行なうことができる。
めに本発明の薄膜トランジスタは、半導体層と不純物イ
オンを含む半導体層の膜厚の合計を10nm以上90nm以下と
することを特徴とする。これにより裏面から光をあてて
も一定量の光を透過させることができマスクを使用せず
不透明なゲ−ト電極をマスクの代わりにフォトプロセス
を行なうことができる。
【００１０】
【作用】本発明は上記した構造によって裏面から光をあ
ててゲ−ト電極をマスク代わりにゲ−ト電極と同じパタ
−ンにパタ−ニングできる。一般に半導体層と不純物イ
オンを含む半導体層には非晶質シリコン、マイクロクリ
スタルシリコンあるいは多結晶シリコンを使用するがこ
れらは一般にフォトプロセスで使用するフォトレジスト
が感光する 450nm以下の光を吸収してしまう。（図３）
にポジレジストの感度波長の代表である 405nmの光の透
過率と非晶質シリコンの膜厚との関係を示した。（図
３）の縦軸の透過率はは Logスケ−ルである。光の透過
率は膜厚が厚いほど指数関数的に減少する。たとえば 1
50nmでは透過率が0.09% になってしまい不透明と言って
もかまわない。
ててゲ−ト電極をマスク代わりにゲ−ト電極と同じパタ
−ンにパタ−ニングできる。一般に半導体層と不純物イ
オンを含む半導体層には非晶質シリコン、マイクロクリ
スタルシリコンあるいは多結晶シリコンを使用するがこ
れらは一般にフォトプロセスで使用するフォトレジスト
が感光する 450nm以下の光を吸収してしまう。（図３）
にポジレジストの感度波長の代表である 405nmの光の透
過率と非晶質シリコンの膜厚との関係を示した。（図
３）の縦軸の透過率はは Logスケ−ルである。光の透過
率は膜厚が厚いほど指数関数的に減少する。たとえば 1
50nmでは透過率が0.09% になってしまい不透明と言って
もかまわない。
【００１１】フォトプロセスにとって強い光が得られる
方が露光時間が短くて済み、これは露光中の振動や迷光
によるによるパタ−ン精度の低下を防止でき有効であり
最低でも１％以上の透過率を必要とする。
方が露光時間が短くて済み、これは露光中の振動や迷光
によるによるパタ−ン精度の低下を防止でき有効であり
最低でも１％以上の透過率を必要とする。
【００１２】また薄膜トランジスタにとって半導体層の
膜厚はｏｎ電流に影響し10nm未満だと膜厚の減少ととも
にｏｎ電流も減少するが10nm以上ではほぼ一定となる。
膜厚はｏｎ電流に影響し10nm未満だと膜厚の減少ととも
にｏｎ電流も減少するが10nm以上ではほぼ一定となる。
【００１３】以上より半導体層と不純物イオンを含む半
導体層の膜厚の合計を10nm以上90nm以下とすることによ
って良好なトランジスタ特性を維持し、かつ基板の裏面
より光をあてゲ−ト電極をマスクの代わりに使用するプ
ロセスを可能とする薄膜トランジスタの構造と製造方法
を提供するものである。
導体層の膜厚の合計を10nm以上90nm以下とすることによ
って良好なトランジスタ特性を維持し、かつ基板の裏面
より光をあてゲ−ト電極をマスクの代わりに使用するプ
ロセスを可能とする薄膜トランジスタの構造と製造方法
を提供するものである。
【００１４】
【実施例】以下に本発明の一実施例の薄膜トランジスタ
およびその製造方法について、図面を参照しながら説明
する。（図１）は本発明の第１の実施例における薄膜ト
ランジスタの断面図を示すものである。
およびその製造方法について、図面を参照しながら説明
する。（図１）は本発明の第１の実施例における薄膜ト
ランジスタの断面図を示すものである。
【００１５】１は絶縁基板、２はゲート電極、３はゲー
ト絶縁層、４は半導体層、５は透明電極、６は不純物を
ド−ピングした半導体層、７はソース電極、８はドレイ
ン電極、９は半導体層のＴＦＴのチャンネル部分を保護
している絶縁体層である。
ト絶縁層、４は半導体層、５は透明電極、６は不純物を
ド−ピングした半導体層、７はソース電極、８はドレイ
ン電極、９は半導体層のＴＦＴのチャンネル部分を保護
している絶縁体層である。
【００１６】（図２）は、（図１）の構造の製造方法を
示す。（図２）の薄膜トランジスタの製造プロセスを順
追って説明する。（図２ａ）のように、硝子基板１上に
ゲート電極２を成膜パターニングする。次に、上記基板
上に（図２ｂ）に示すように、ゲ−ト絶縁層３、半導体
層４、保護絶縁体層９を成膜する。次に、（図２ｃ）に
示すように、保護絶縁体層９を所定の形状にパターニン
グし、その上に（図２ｄ）の示すように、不純物イオン
を含む半導体層６を成膜する。さらに、（図２ｅ）に示
す様に不純物イオンを含む半導体層６と半導体層４とを
同時にパターニングする。このパタ−ニングのフォトプ
ロセスに裏面露光プロセスを用いる。基板にポジレジス
トを塗布後、基板の裏面より露光する。これを現像する
とゲ−ト電極パタ−ンと同じパタ−ンにレジストがパタ
−ニングされる。このレジストパタ−ンを基に不純物イ
オンを含む半導体層６と半導体層４とを同時にエッチン
グする。たとえば東京応化工業(株)製ＯＦＰＲ−５００
０のレジストを用いレジスト膜厚を２μｍとすると光量
が５０ｍＷ／ｃｍ2の光源を用いて１分間以内に露光が
完了する。さらに（図２ｆ）に示すように、透明電極５
を成膜、パタ−ニングを行う。さらに電極金属を成膜、
パターニングし、ソース、ドレイン電極８、９を形成す
る。最後にソース、ドレイン電極８、９をマスクにして
余分な不純物イオンを含む半導体層６と半導体層４をエ
ッチングしてＴＦＴを作成する。
示す。（図２）の薄膜トランジスタの製造プロセスを順
追って説明する。（図２ａ）のように、硝子基板１上に
ゲート電極２を成膜パターニングする。次に、上記基板
上に（図２ｂ）に示すように、ゲ−ト絶縁層３、半導体
層４、保護絶縁体層９を成膜する。次に、（図２ｃ）に
示すように、保護絶縁体層９を所定の形状にパターニン
グし、その上に（図２ｄ）の示すように、不純物イオン
を含む半導体層６を成膜する。さらに、（図２ｅ）に示
す様に不純物イオンを含む半導体層６と半導体層４とを
同時にパターニングする。このパタ−ニングのフォトプ
ロセスに裏面露光プロセスを用いる。基板にポジレジス
トを塗布後、基板の裏面より露光する。これを現像する
とゲ−ト電極パタ−ンと同じパタ−ンにレジストがパタ
−ニングされる。このレジストパタ−ンを基に不純物イ
オンを含む半導体層６と半導体層４とを同時にエッチン
グする。たとえば東京応化工業(株)製ＯＦＰＲ−５００
０のレジストを用いレジスト膜厚を２μｍとすると光量
が５０ｍＷ／ｃｍ2の光源を用いて１分間以内に露光が
完了する。さらに（図２ｆ）に示すように、透明電極５
を成膜、パタ−ニングを行う。さらに電極金属を成膜、
パターニングし、ソース、ドレイン電極８、９を形成す
る。最後にソース、ドレイン電極８、９をマスクにして
余分な不純物イオンを含む半導体層６と半導体層４をエ
ッチングしてＴＦＴを作成する。
【００１７】本実施例の構造はゲ−ト絶縁層を一層とし
たがこれに限るものではなく多層でも構わない。また成
膜方法も一般にプラズマＣＶＤがよく用いられるがこれ
に限るものでなく、スパッタ法や陽極酸化法を用いても
構わない。
たがこれに限るものではなく多層でも構わない。また成
膜方法も一般にプラズマＣＶＤがよく用いられるがこれ
に限るものでなく、スパッタ法や陽極酸化法を用いても
構わない。
【００１８】またゲ−ト電極についても表面が絶縁体で
覆われていても構わない。アルミニウムやタンタルをゲ
−ト電極に用い、陽極酸化法で表面を絶縁化した場合ア
ルミニウムやタンタルの酸化物は 405nm付近の光に対し
て透明である。よって裏面露光プロセスによって得られ
るパタ−ンは酸化されていない金属部のパタ−ンと一致
する。
覆われていても構わない。アルミニウムやタンタルをゲ
−ト電極に用い、陽極酸化法で表面を絶縁化した場合ア
ルミニウムやタンタルの酸化物は 405nm付近の光に対し
て透明である。よって裏面露光プロセスによって得られ
るパタ−ンは酸化されていない金属部のパタ−ンと一致
する。
【００１９】また本実施例では不純物イオンを含む半導
体層を成膜するとしたが成膜にこだわる事なく半導体層
に不純物イオンを物理的、化学的に打ち込む方法（たと
えばイオン注入法やイオンシャワ−ド−ピング法）や不
純物の拡散法を用いて不純物イオンを含む半導体層を形
成してもよい。
体層を成膜するとしたが成膜にこだわる事なく半導体層
に不純物イオンを物理的、化学的に打ち込む方法（たと
えばイオン注入法やイオンシャワ−ド−ピング法）や不
純物の拡散法を用いて不純物イオンを含む半導体層を形
成してもよい。
【００２０】
【発明の効果】以上のように本発明は、本発明の薄膜ト
ランジスタは、半導体層と不純物イオンを含む半導体層
の膜厚の合計を10nm以上90nm以下とすることで裏面から
光をあてても一定量の光を透過させることができマスク
を使用せず不透明なゲ−ト電極をマスクの代わりにフォ
トプロセスを行なうことができ、かつ良好なトランジス
タ特性を有する薄膜トランジスタを提供することができ
る。
ランジスタは、半導体層と不純物イオンを含む半導体層
の膜厚の合計を10nm以上90nm以下とすることで裏面から
光をあてても一定量の光を透過させることができマスク
を使用せず不透明なゲ−ト電極をマスクの代わりにフォ
トプロセスを行なうことができ、かつ良好なトランジス
タ特性を有する薄膜トランジスタを提供することができ
る。
【図１】本発明の実施例の薄膜トランジスタの断面図
【図２】（図１）に示す本発明の実施例の薄膜トランジ
スタの製造工程図
スタの製造工程図
【図３】405nmの光の透過率と非晶質シリコンの膜厚と
の関係を示したグラフ
の関係を示したグラフ
【図４】従来の薄膜トランジスタの断面図
【図５】従来の薄膜トランジスタの断面図
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁層 ４ 半導体層 ５ 透明電極 ６ 不純物イオンを含む半導体層 ７ ソース電極 ８ ドレイン電極 ９ 保護絶縁体層
Claims (4)
- 【請求項１】透明基板上に形成した逆スタガ−ド構造の
薄膜トランジスタであって、ゲ−ト電極が不透明な金属
で構成されかつ、半導体層と不純物イオンを含む半導体
層との膜厚の合計が10nm以上90nm以下であること特徴と
する薄膜トランジスタ。 - 【請求項２】半導体層あるいは不純物イオンを含む半導
体層に非晶質シリコン、多結晶シリコンあるいはマイク
ロクリスタルシリコンを用いたことを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】ゲート電極にアルミニウム、タンタルある
いはこれらを主成分とする合金を用いたことを特徴とす
る請求項１記載の薄膜トランジスタ。 - 【請求項４】透明基板上にゲ−ト電極を設け、この上を
ゲ−ト絶縁膜で覆いさらにその上に半導体層を重ね、保
護絶縁膜を堆積しトランジスタのチャンネル部のみを残
してエッチングし、この上に不純物を含む半導体層を前
記半導体層と前記不純物を含む半導体層との膜厚の合計
が10nm以上90nm以下となるように堆積し、これを基板の
裏面より光をあててゲ−ト電極をマスクにしてフォトパ
タ−ニングを行いゲ−トパタ−ンと同じ形にパタ−ニン
グし、ソ−スおよびドレイン電極を付し、チャンネル部
直上の不純物を含む半導体層を除去することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173892A JPH06163587A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173892A JPH06163587A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163587A true JPH06163587A (ja) | 1994-06-10 |
Family
ID=18020883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31173892A Pending JPH06163587A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163587A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177253A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 電子デバイスの製造方法、レジストパターン形成システム、電子デバイス、及び薄膜トランジスタ |
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| JP2011023741A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アレイ |
-
1992
- 1992-11-20 JP JP31173892A patent/JPH06163587A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023741A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アレイ |
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8222643B2 (en) | 2006-05-10 | 2012-07-17 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8482008B2 (en) | 2006-05-10 | 2013-07-09 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| JP2008177253A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 電子デバイスの製造方法、レジストパターン形成システム、電子デバイス、及び薄膜トランジスタ |
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