JPS6175948A - 論理装置 - Google Patents
論理装置Info
- Publication number
- JPS6175948A JPS6175948A JP19896884A JP19896884A JPS6175948A JP S6175948 A JPS6175948 A JP S6175948A JP 19896884 A JP19896884 A JP 19896884A JP 19896884 A JP19896884 A JP 19896884A JP S6175948 A JPS6175948 A JP S6175948A
- Authority
- JP
- Japan
- Prior art keywords
- channel number
- channel
- register
- interruption
- produced
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理装置におけるデータ入出力制御に関し、特
にそのＤＭＡ制御に関する。
にそのＤＭＡ制御に関する。
（従来の技術）
プログラムモードとＤＭＡモードとが混在する場合には
ＤＭＡモードに優先権がおるため、チャネルの選択が同
時に発生した場合にはＤＭＡに書替え権が与えられてい
る。
ＤＭＡモードに優先権がおるため、チャネルの選択が同
時に発生した場合にはＤＭＡに書替え権が与えられてい
る。
したがって、割込みの発生タイミングによっては一度確
定したチャネル番号もプログラムによって読取る前にＤ
ＭＡモードでの動作が割込むとＤＭＡチャネル番号に讐
替えられてしまうことがある。その後は、もはや正しい
チャネル番号が読めず、従来は不正割込みとしてその都
度、処理を行わな′ければならなかった。例えば、特許
出願番号第５７−９７２０２号に記載する発明には上記
動作が詳細に説明されている。
定したチャネル番号もプログラムによって読取る前にＤ
ＭＡモードでの動作が割込むとＤＭＡチャネル番号に讐
替えられてしまうことがある。その後は、もはや正しい
チャネル番号が読めず、従来は不正割込みとしてその都
度、処理を行わな′ければならなかった。例えば、特許
出願番号第５７−９７２０２号に記載する発明には上記
動作が詳細に説明されている。
（発明が解決しようとする問題点）
上記の従来技術においては、斯かる処理のために必要と
される時間が長（、装置の性能を著しく低下させる原因
となっていた。
される時間が長（、装置の性能を著しく低下させる原因
となっていた。
本発明の目的は、割込みの発生と同時にチャネル番号を
チャネルレジスタ以外のレジスタに記憶することによっ
て上記欠点を除去し、ＤＭＡによる書替えから保護して
誤ったチャネル番号でのアクセスを防止し、処理時間の
大幅な短縮が可能なように構成した論理装置を提供する
ことにある。
チャネルレジスタ以外のレジスタに記憶することによっ
て上記欠点を除去し、ＤＭＡによる書替えから保護して
誤ったチャネル番号でのアクセスを防止し、処理時間の
大幅な短縮が可能なように構成した論理装置を提供する
ことにある。
（発明の原理）
本発明においては、割込み時にチャネルレジスタの内容
をチャネル番号ホールドレジスタに自動的にセットし、
これをプログラムモードで読出すことによって正しい割
込みチャネル番号を認識するものである。
をチャネル番号ホールドレジスタに自動的にセットし、
これをプログラムモードで読出すことによって正しい割
込みチャネル番号を認識するものである。
（問題点を解決するための手段）
本発明による論理装置は、中央処理装置に接読された入
出力装置を制御するためのＩ／Ｏアダプタに使用される
ものでアシ、チャネル番号ホールドレジスタと、チャネ
ルレジスタと、チャネル番号選択回路と、チャネル番号
選択制御回路とを具備して構成したものでめる。
出力装置を制御するためのＩ／Ｏアダプタに使用される
ものでアシ、チャネル番号ホールドレジスタと、チャネ
ルレジスタと、チャネル番号選択回路と、チャネル番号
選択制御回路とを具備して構成したものでめる。
チャネル番号ホールドレジスタは、Ｉ／Ｏアダプタにプ
ログラムモードによる動作とＤＭＡモードによる動作と
が混在し、Ｉ／Ｏアダプタに割込みが発生した時に割込
み発生チャネル番号を記憶するためのものでろる。
ログラムモードによる動作とＤＭＡモードによる動作と
が混在し、Ｉ／Ｏアダプタに割込みが発生した時に割込
み発生チャネル番号を記憶するためのものでろる。
チャネルレジスタは、上記割込みが発生した時に動作を
停止して割込み発生チャネル番号をチャネル番号ホール
ドレジスタに記憶させるためのものである。
停止して割込み発生チャネル番号をチャネル番号ホール
ドレジスタに記憶させるためのものである。
チャネル番号選択回路は、チャネルレジスタに対してチ
ャネル番号を指定するためのものでちる。
ャネル番号を指定するためのものでちる。
チャネル番号選択制御回路は、チャネル番号選択回路が
チャネル番号を指定した時に番号ロード信号をチャネル
レジスタに送出するためのものである。
チャネル番号を指定した時に番号ロード信号をチャネル
レジスタに送出するためのものである。
（実施ｇＡｊ）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による論理装置の一実ｆ１列を示すブ
ロック図である。
ロック図である。
第１図に示す論理装置はチャネル番号選択回路１と、チ
ャネル番号選択制御回路２と、チャネルレジスタろと、
チャネル番号ホールドレジスタ４とを備えて構成されて
いる。第１図においては、論理装置に読出し／書込み制
御部／Ｏ０を併記しである。なお、第１図に示す実施例
ではＩ／Ｏアダプタにおける論理回路によって制御され
るチャネルの数が４チヤネルの場合を例示しているが、
チャネル数は何チャネルであっても差支えない。
ャネル番号選択制御回路２と、チャネルレジスタろと、
チャネル番号ホールドレジスタ４とを備えて構成されて
いる。第１図においては、論理装置に読出し／書込み制
御部／Ｏ０を併記しである。なお、第１図に示す実施例
ではＩ／Ｏアダプタにおける論理回路によって制御され
るチャネルの数が４チヤネルの場合を例示しているが、
チャネル数は何チャネルであっても差支えない。
いま、第１図の実施例においていずれかのチャネルで割
込みが発生したものと仮定すると、チャネルレジスタ３
が動作を停止すると共に、当該チャネルの番号をチャネ
ル番号ホールドレジスタ４に記憶する。割込みの発生を
知った制御プログラムは、チャネル番号ホールドレジス
タ４の出力を読取ることによって発生チャネルの番号を
知ることができる。
込みが発生したものと仮定すると、チャネルレジスタ３
が動作を停止すると共に、当該チャネルの番号をチャネ
ル番号ホールドレジスタ４に記憶する。割込みの発生を
知った制御プログラムは、チャネル番号ホールドレジス
タ４の出力を読取ることによって発生チャネルの番号を
知ることができる。
チャネルレジスタろの動作が停止した後、ＤＭＡモード
による動作が開始したと仮定すると、チャネル番号選択
回路１はＤＭＡモードによるチャネル指定に切替えられ
、チャネル番号選択制御回路２で番号ロード信号が選ば
れる。したがって、上記の動作によってチャネルレジス
タ６にＤＭＡのチャネル番号がロードされる。しかし、
ＤＭＡモードの動作が終了しても、いったんロードされ
たチャネル番号は元に戻らないため、そのまま割込み処
理を実行すると間違ったチャネルに対して処理を実行す
ることになる。そこで、チャネル番号ホールドレジスタ
４に記憶された内容を読出すと、ＤＭＡに書替えられる
前の正し、い割込みチャネル番号を知ることができるた
め、処理を何回にも分割して実行することが可能となる
。
による動作が開始したと仮定すると、チャネル番号選択
回路１はＤＭＡモードによるチャネル指定に切替えられ
、チャネル番号選択制御回路２で番号ロード信号が選ば
れる。したがって、上記の動作によってチャネルレジス
タ６にＤＭＡのチャネル番号がロードされる。しかし、
ＤＭＡモードの動作が終了しても、いったんロードされ
たチャネル番号は元に戻らないため、そのまま割込み処
理を実行すると間違ったチャネルに対して処理を実行す
ることになる。そこで、チャネル番号ホールドレジスタ
４に記憶された内容を読出すと、ＤＭＡに書替えられる
前の正し、い割込みチャネル番号を知ることができるた
め、処理を何回にも分割して実行することが可能となる
。
（発明の効果）
以上説明したように本発明には、割込み発生時のチャネ
ル番号を記憶するチャネル番号ホールドレジスタを設け
ることによシ、ＤＭＡに書替えられる前の正しい割込み
チャネル番号を読取ることができるため、プログラムの
実行性能を大幅に高めることができるという効果がある
。
ル番号を記憶するチャネル番号ホールドレジスタを設け
ることによシ、ＤＭＡに書替えられる前の正しい割込み
チャネル番号を読取ることができるため、プログラムの
実行性能を大幅に高めることができるという効果がある
。
第１図は、本発明による論理装置の一実施例を示すブロ
ック図である。 １・・・チャネル番号選択回路 ２・・・チャネル番号選択制御回路 ６・・・チャネルレジスタ ４・・・チャネル番号ホールドレジスタ１１・１壷イン
バータ
ック図である。 １・・・チャネル番号選択回路 ２・・・チャネル番号選択制御回路 ６・・・チャネルレジスタ ４・・・チャネル番号ホールドレジスタ１１・１壷イン
バータ
Claims (1)
- 中央処理装置に接続されていて入出力装置を制御するた
めのＩ／Ｏアダプタに使用される論理装置であつて、前
記Ｉ／Ｏアダプタにプログラムモードによる動作とＤＭ
Ａモードによる動作とが混在し、前記Ｉ／Ｏアダプタに
割込みが発生した時に割込み発生チャネル番号を記憶す
るためのチャネル番号ホールドレジスタと、前記割込み
が発生した時に動作を停止して前記割込み発生チャネル
番号を前記チャネル番号ホールドレジスタに記憶させる
ためのチャネルレジスタと、前記チャネルレジスタに対
してチャネル番号を指定するためのチャネル番号選択回
路と、前記チャネル番号選択回路が前記チャネル番号を
指定した時に前記チャネルレジスタに番号ロード信号を
送出するためのチャネル番号選択制御回路とを具備して
構成したことを特徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19896884A JPS6175948A (ja) | 1984-09-21 | 1984-09-21 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19896884A JPS6175948A (ja) | 1984-09-21 | 1984-09-21 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175948A true JPS6175948A (ja) | 1986-04-18 |
Family
ID=16399918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19896884A Pending JPS6175948A (ja) | 1984-09-21 | 1984-09-21 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175948A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315722A (en) * | 1976-07-28 | 1978-02-14 | Fujitsu Ltd | Input/output interrupption control system |
-
1984
- 1984-09-21 JP JP19896884A patent/JPS6175948A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315722A (en) * | 1976-07-28 | 1978-02-14 | Fujitsu Ltd | Input/output interrupption control system |
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