JPS615574A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特に固体撮像素
子の電荷転送部における耐圧の向上に適した製造方法に
関するものである。

〔背景技術〕　　　・　　　“ 固体撮像素子の電荷転送部（ＣＯＤ）には隣り合って第
１ゲート、第２ゲートを配列形成しているが、従来では
第２ゲートのゲート絶縁膜と第１ゲートの層間絶縁膜と
を−の工程で同時に形成しているため第１ゲートに形状
不良を生じ、耐圧の低下や信頼性の低下を生じるという
問題がある。

固体撮像素子の製造方法としては、第１図に示す方法が
考えられる。先ず同図（Ａ）のようにＮ型シリコン基板
１にＰウェル２とフィールド絶縁膜（Ｓｉ０２膜）４と
を形成した上でＮ−埋込層３と第１ゲート絶縁膜（Ｓｉ
ｎ２膜）５を形尽し、この第１ゲート絶縁膜５上にポリ
シリコンをパターニングした第１ゲート６を形成する。

そして、同図（Ｂ）のように第１ゲート絶縁膜５をセル
ファライン法によりエツチング除去した後、再び酸化処
理を施してシリコン基板１表面に第２ゲート絶縁膜７を
、また第１ゲート６表面に層間絶縁膜８を形成する（同
図（Ｃ））。しかる上で、これら第２ゲート絶縁膜７と
眉間絶縁膜８上にポリシリコンをバターニング形成し、
同図（Ｄ）のよ、５に第２ゲート９を形成する。なお、
図中Ｐ＋層やＮ＋層の図示は省略している。

しかしながら、この方法では同図（Ｂ）に示した第１ゲ
ート絶縁膜５のエツチング時に、シリコン基板１表面へ
のダメージ防止のためウエットエ・ノチング法を行なっ
ていることから、図示のように第１ゲート６の両端にお
いて第１ゲート絶縁膜５がオーバエツチングされてしま
う。このため、次工程の第２ゲート絶縁膜７および眉間
絶縁１［８の酸化形成時に同図（Ｃ）および第２図に示
すように第１ゲート６の端部が持ち上げられて形状不良
が生じ、かかる部位の絶縁膜が薄くなって耐圧の低下を
生じるという問題がある。また、形状不良によってひさ
し形状とされるため、第２ゲート９形成後に、例えば第
２図のように第２ゲート不要個所にポリシリコンのエツ
チング残り人が生じることもあり、配線の短絡等信頼性
を低下させるおそれもある。これを防ぐには第２ゲート
９のエツチングを等方性のあるドライエツチング法で行
なう必要があり、パターニング精度上不利になると共に
、これでも確実に防止することは困難である。

なお、ＣＣＤに関しては、例えば朝食書店１９８１年６
月３０日発行の「集積回路ハンドブック」（菅野卓雄編
集）のＰ８６〜Ｐ１ｊ３１Ｃ詳しい。

〔発明の目的〕

本発明の目的は第４ゲート部における形状不良の発生を
防止し、これにより絶縁膜の薄型化に伴なう耐圧の低下
を防止すると共Ｋ、第２ゲートの異方性ドライエツチン
グを可能としかつそのエツチング残りを防止することの
できる固体撮像素子等の半導体装置の製造方法を提供す
ることにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかに７１あ６
う・　　　　　　　　　　　　　　　　　　　　　（〔
発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。・ すなわち、第１ゲートの形成後に眉間酸化を行なって層
間絶縁膜を先に形成し、しかる上で第１ゲート絶縁膜の
エツチング除去および第２ゲート絶縁膜の形成を行なう
ことにより、第１ゲート絶縁膜エツチング時におけるオ
ーバエツチングを防止して第１ゲートの形状不良を防止
し、これにより耐圧の低下を防止しかつ第２ゲート形成
時の異方性ドライエツチングを可能としまたエツチング
残りを防止するものである。・ 〔実施例〕 第３図（Ａ）〜（Ｊ）は本発明の一実施例を工程順忙示
す図である。

先ず、同図（Ａ）のように（１００）Ｎ型シリコン基板
１１の表面に８４０を膜１２を形成しかつこれをパター
ニングして主面にＰ型不純物を拡散させ゛Ｐ′−ウェル
層１層上３成する。５ｉＯ１膜１２を除去後に、同図Ｃ
Ｂ）のように新たに８ｉ０．膜１４とパターニングした
Ｓｉ、Ｎ４膜１５を形成しＰ型不純物をイオン打込みし
かつ選択的にシリコン基板を酸化して同図（Ｃ）のよう
にチャネルストッパ用のＰ型層１６とフィールド絶縁膜
１７を形成する。

更に、前記Ｐ−ウェル層１３表面には常法によりＮ一層
１８を形成し、これを断簡埋込みチャネル層として構成
する。

次に、前記８ｉＱ１膜１４を除去後に新たに第１ゲート
絶縁膜１４ａを形成し、この上にポリシリコン膜をＣＶ
Ｄ法等により形成しかつこれをパターニングして同図（
Ｄ）のように第１ゲート１９を形成する。そして第１ゲ
ート絶縁膜１４ａを残して、第１ゲート１９およびシリ
コン基板１１の各表面を熱酸化処理し、同図（Ｅ）のよ
うに全面に５ｉＯｚ膜２０を形成する。これにより、第
１ゲート上のＳ　ｓ　Ｏｖ膜２０はシリコン基板ｌｌ上
よりも若干厚い状態で層間絶縁膜として構成される。

しかる後、全面に異方性のあるドライエツチングを施し
てシリコン基板１１上のＳｉｎ、膜２０が僅かに残され
る程度までこれをエツチングし、次いでウェットエツチ
ングに切替えて僅かに残つたＳｉｎ、膜２０を除去する
。このとき、同図（Ｆ）のように第１ゲート１９０表面
には層間絶縁膜としての８ｉ０．膜２０ａが残される。

なお、Ｓｉｎ、膜２０が僅かに残った時点でウェットエ
ツチングに切替えるのはシリコン基板１１へのドライエ
ツチングダメージを防止するためである。また、ドライ
エツチングによりウェットエツチング時間を短縮でき、
第１ゲート１９の両端のオーツ（エツチングが防止され
る。その上で再度表面に熱酸化を施すことＫより、同図
（Ｇ）のようにシリコン基板１１上にＳｉｎ、膜からな
る第２ゲート絶縁膜２１を形成でき、第１ゲート１９の
表面に充分に厚（・層間絶縁膜２２が形成できる。

次いで、同図（Ｈ）のようにＰＭ不純物をドープしてＮ
一層１８上にＰ＋層２３をセルファラインで形成し、更
にポリシリコン膜の形成およびそのパターニングにより
第２ゲート２４を形成する。

′　　そして、この表面を酸化して眉間絶縁膜としての
Ｓｉｎ、膜２５を形成し、かつＮ型不純物を選択的にド
ープＬ、テＮ＋層２６を形成する。図中、シリコン基板
１１の裏面の膜は第２ゲート２５形成時に同時に形成さ
れるポリシリコン膜２７である。

そして、同図（Ｉ）のようにＰＳＧ膜２８を形成してコ
ンタクトホール２９を形成し、続いて、同図（Ｊ）のよ
うに第１Ａ４配線３０をパターン形成し、第２ＰＳＧ膜
３１を形成し、更に第２Ａ７配線３２を形成することに
より電荷転送部を完成できる。

シタ力って、この製造プロセスによれば、第１ゲート１
９をバターニング罠より形成した後に先ずこれを酸化処
理に付してＳ　ｉＯ，膜２０を形成し、しかる上でシリ
コン基板ｌｌ上のＳｉＯ＊膜２０を除去すべくエツチン
グ処理を施す点に従来プロセスとは異なる特徴を有して
いる。しかも、このエツチング処理に際しては最初にド
ライエツチングを施し、次にウェットエツチング法を用
いている。

このため、第１ゲート１９表面上にＳｉｎ、膜２０を先
に形成しておくことにより、しかもドライエツチングに
よる異方性エッチジグを初期段階で行なっておくことに
より、第１ゲー）１９両端におけるオーバエツチングは
確実に防止できる。したがって、その後の第２ゲート絶
縁膜２１および層間絶縁膜２２の酸化形成によっても、
第４図に一部を示すように第１ゲート１９の形状不良は
発生せず、ひさし形状が生ずることはない。

この結果、第１ゲート１９の両端部において第１ゲート
絶縁膜１４が薄くなることはなく、耐圧の低下が生じる
ことはない。また、第２ゲート２４を形成するポリシリ
コンのエラ）吟グ残りが生じることもなく、配線の短絡
等を未然に防いで信頼性の向上を達成できる。また、エ
ツチング残りの心配がないことから第２ゲート２４の異
方性ドライエツチングも可能であり、ゲート精度の向上
を図りかつプロセスの簡易化を図ることもできる。

〔効果〕

（１）第１ゲートを形成した後に先に表面酸化を行ない
、その上でドライ、ウェットのエツチングを行なって基
板表面を露呈させ、しかる上で第２ゲート絶縁膜を酸化
形成しているので、エツチング処理を行なっても第１ゲ
ート両端部下側がオーバエツチングされることはな（、
したがって次の酸化工程において第１ゲートに形状不良
が発生することはない。

（２１第１ゲートの形状不良が防止できるので、第１ゲ
ート下側の絶縁膜の薄型化が防止でき、耐圧の向上を達
成できる。

（３）第１ゲートの形状不良が防止でき、両端部におけ
るひきし形状を防止できるので、第２ゲート材料のエツ
チング残りが防止でき、配線の短絡等を未然に防いで信
頼性の向上が達成できる。

（４）　　第１ゲートの形状不良が防止でき、両端部に
おけるひさし形状を防止できるので、第２ゲートのパタ
ーニングに等方性ドライエツチングを利用しなくとも第
２ゲート材料のエツチング残りを防止でき、これにより
異方性ドライエツチングの適用を可能とし第２ゲートの
精度の向上とプロセスの簡易化を図ることができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、層間酸化膜
用としての５ｉ０２膜の形成を行なった後のエツチング
は、ウェットエツチングのみを用いても少なくとも従来
に比してオーバエツチングを低減し、第１ゲートの形状
不良を防止できる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である固体撮像素子の電荷
転送部に適用した場合について説明したが、それに限定
されるものではなく、たとえば、Ｄ−ＲＡＭ等のように
第、第２ゲート或いはそれ以上のゲートを有する半導体
装置に適用できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は従来方法の一部の工程断面図、 第２図はその不具合を説明するための断面図、第３図（
Ａ）〜（Ｊ）は本発明方法の工程断面図、第４図は要部
の拡大図である。 １１・・・半導体基板（シリコン基板）、１３・・・Ｐ
−ウエル層、１４ａ・・・第１ゲート絶縁膜、１７・・
・フィールドＳ　ｉｏ、膜、１８・・・Ｎ−埋込層、１
９・・・第１ゲート、２０・・・Ｓｉｎ、膜、２１・・
・第２ゲート絶縁膜、２２・・・層間絶縁膜、２４・・
・第２ゲート、２５・・・層間絶縁膜、２８・・・第１
　ＰＳＧ、３０・・・第、ＡＪ３配線、３１・・・第２
Ｐ８Ｇ、３２・・・第２Ａ４配線。 第　　１　　図 第　　２　　図 第　　３　　図　　　　　　　　　　　・第　　３　　
図 （Ｈ） （Ｊ） 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも第１、第２ゲートをこの順に形成してな
   る半導体装置の製造に際し、第１ゲートの形成後に半導
   体基板および第１ゲートの表面に絶縁膜を形成し、次い
   でこの絶縁膜を半導体基板の主面が露出されるまでエッ
   チングし、しかる上で第２ゲート用の絶縁膜を形成する
   ことを特徴とする半導体装置の製造方法。 ２、エッチングは最初に異方性の強いドライエッチング
   法を用い、次に半導体基板にダメージの少ないウェット
   エッチング法を用いてなる特許請求の範囲第１項記載の
   半導体装置の製造方法。 ３、エッチング後の第２ゲート絶縁膜の形成と同時に第
   １ゲートの層間絶縁膜を充分に厚く形成してなる特許請
   求の範囲第１項又は第２項記載の半導体装置の製造方法
   。