JPS6155676B2 - - Google Patents
Info
- Publication number
- JPS6155676B2 JPS6155676B2 JP55186398A JP18639880A JPS6155676B2 JP S6155676 B2 JPS6155676 B2 JP S6155676B2 JP 55186398 A JP55186398 A JP 55186398A JP 18639880 A JP18639880 A JP 18639880A JP S6155676 B2 JPS6155676 B2 JP S6155676B2
- Authority
- JP
- Japan
- Prior art keywords
- raster
- line
- display
- address
- raster address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 102100029968 Calreticulin Human genes 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 102100040775 CREB-regulated transcription coactivator 1 Human genes 0.000 description 1
- 101100061460 Caenorhabditis elegans crtc-1 gene Proteins 0.000 description 1
- 101000891939 Homo sapiens CREB-regulated transcription coactivator 1 Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明はラスタースキヤンCRT表示装置に関
するもので、陰極線管（以下CRTと呼ぶ）上に
表示する文字をキヤラクタージエネレータのラス
ターアドレスの順番を変えて表示させることによ
り、文字間のスペースを任意に変え、さらにその
スペースに区分線を表示可能としたラスタースキ
ヤンCRT表示装置を安価に提供する事を目的と
する。
するもので、陰極線管（以下CRTと呼ぶ）上に
表示する文字をキヤラクタージエネレータのラス
ターアドレスの順番を変えて表示させることによ
り、文字間のスペースを任意に変え、さらにその
スペースに区分線を表示可能としたラスタースキ
ヤンCRT表示装置を安価に提供する事を目的と
する。
従来、CRT端末装置では画面の最下行に前記
CRT端末装置の動作状態を表示する、ステータ
ス表示行が設けられることがよくある。そして前
記ステータス表示行Ｓと、ホストコンピユータな
どから送られてくるデータを表示するデータ表示
領域とを区別する意味で、第１図のごとく両者の
間にステータスラインSLなる区分線を表示する
ことがある。前記ステータスラインSLを表示す
る手段として、同図のごとく、(1)前記ステータス
ラインSL用に一行分の画面メモリを割り当て
て、前記ステータスラインSLをキヤラクターパ
ターンの一種として表示するか、(2)ステータスラ
インSLを表示する位置を、CRTC（Cathode
Ray−Tube Controler）の表示アドレス出力にア
ドレス検出回路を接続し、前記アドレス検出回路
の出力でステータスラインSLを表示するととも
に、CRT表示装置の垂直偏向系にスキツプスキ
ヤン信号を与えて、第２図のごとくスキツプスキ
ヤンSSで、データ表示領域とステータス表示行
との間に、ステータスラインとスペース行を挿入
する、などの方法があるが、(1)の方法はステータ
スライン表示のため、一行分の画面メモリを必要
とする。また(2)の方法ではCRT表示装置に特殊
なものが必要となるなど、おのおの欠点を有して
いた。
CRT端末装置の動作状態を表示する、ステータ
ス表示行が設けられることがよくある。そして前
記ステータス表示行Ｓと、ホストコンピユータな
どから送られてくるデータを表示するデータ表示
領域とを区別する意味で、第１図のごとく両者の
間にステータスラインSLなる区分線を表示する
ことがある。前記ステータスラインSLを表示す
る手段として、同図のごとく、(1)前記ステータス
ラインSL用に一行分の画面メモリを割り当て
て、前記ステータスラインSLをキヤラクターパ
ターンの一種として表示するか、(2)ステータスラ
インSLを表示する位置を、CRTC（Cathode
Ray−Tube Controler）の表示アドレス出力にア
ドレス検出回路を接続し、前記アドレス検出回路
の出力でステータスラインSLを表示するととも
に、CRT表示装置の垂直偏向系にスキツプスキ
ヤン信号を与えて、第２図のごとくスキツプスキ
ヤンSSで、データ表示領域とステータス表示行
との間に、ステータスラインとスペース行を挿入
する、などの方法があるが、(1)の方法はステータ
スライン表示のため、一行分の画面メモリを必要
とする。また(2)の方法ではCRT表示装置に特殊
なものが必要となるなど、おのおの欠点を有して
いた。
本発明は、この様な欠点を除去するためのもの
で、以下図面の一実施例により説明する。
で、以下図面の一実施例により説明する。
第３図は本発明の主要回路で、１はCRTC、２
は25行目判断用のゲート、３は加算器、４はキヤ
ラクタージエネレータ、５はラスターアドレス検
出回路としてのゲート、６はゲート、７はインバ
ータ、８はインバータである。
は25行目判断用のゲート、３は加算器、４はキヤ
ラクタージエネレータ、５はラスターアドレス検
出回路としてのゲート、６はゲート、７はインバ
ータ、８はインバータである。
つぎに、この構成に基づく動作について説明す
る。表示行が25行目でない時は、入力端が表示ア
ドレス出力端に接続された25行目判断用ゲート２
の出力がHigh状態となり、したがつてインバー
タ８の出力はLow状態となるため、加算器３のB1
〜B4の値は０となり、CRTC１のラスターアドレ
スRA0〜RA3はそのまま加算器３の出力Σ１〜Σ
４に現れ、キヤラクタージエネレータ４のラスタ
ーアドレス入力端に加えられる。一方、逆にゲー
ト２の出力がLow状態の時（25行目のとき）はイ
ンバータ８の出力はHigh状態となり、したがつ
て加算器３のB1〜B4の値はそれぞれ０、０、
１、１となり、他方の入力A1〜A4の値にこのB1
〜B4の値「12」を加えて、「16」のあまりをとつ
たものが出力Σ１〜Σ４に現れる。これは、とり
もなおさずCRTC１のRA0〜RA3の値に「12」を
加えて、「16」のあまりをとつたものをキヤラク
タージエネレータ４のラスターアドレス入力端に
加えることになる。この時の画面の文字表示の状
態を第４図によつて詳しく説明する。
る。表示行が25行目でない時は、入力端が表示ア
ドレス出力端に接続された25行目判断用ゲート２
の出力がHigh状態となり、したがつてインバー
タ８の出力はLow状態となるため、加算器３のB1
〜B4の値は０となり、CRTC１のラスターアドレ
スRA0〜RA3はそのまま加算器３の出力Σ１〜Σ
４に現れ、キヤラクタージエネレータ４のラスタ
ーアドレス入力端に加えられる。一方、逆にゲー
ト２の出力がLow状態の時（25行目のとき）はイ
ンバータ８の出力はHigh状態となり、したがつ
て加算器３のB1〜B4の値はそれぞれ０、０、
１、１となり、他方の入力A1〜A4の値にこのB1
〜B4の値「12」を加えて、「16」のあまりをとつ
たものが出力Σ１〜Σ４に現れる。これは、とり
もなおさずCRTC１のRA0〜RA3の値に「12」を
加えて、「16」のあまりをとつたものをキヤラク
タージエネレータ４のラスターアドレス入力端に
加えることになる。この時の画面の文字表示の状
態を第４図によつて詳しく説明する。
まず、同図ａは表示位置が25行目でない時のア
ルフアベツトの「Ａ」の表示を図示したもので、
同図ｂは25行目の時の前記「Ａ」の表示を図示し
たものである。第３図の主要回路の説明にもどつ
て、同図のインバータ７およびゲート５は、キヤ
ラクタージエネレータ４に加えられるラスターア
ドレスが「12」、「13」の時にゲート５の出力が
Low状態になるようにしたものである。そして、
このゲート５の出力と25行目判断用ゲート２の出
力の論理積（負論理）がゲート６の出力で得られ
る。ゲート６の出力がLow状態になるのは25行目
表示で、キヤラクタージエネレータ４に加えられ
るラスターアドレスが「12」、「13」番の時であ
る。第３図のブロツク９は、キヤラクタージエネ
レータ４の出力データをパラレル−シリアル変換
するとともに、ゲート６の出力がLowの時はステ
ータスラインSLの表示をおこなうようにした機
能ブロツクである。第５図に、第３図の構成の場
合のステータス表示行およびステータスライン
SLの表示状態を図示する。
ルフアベツトの「Ａ」の表示を図示したもので、
同図ｂは25行目の時の前記「Ａ」の表示を図示し
たものである。第３図の主要回路の説明にもどつ
て、同図のインバータ７およびゲート５は、キヤ
ラクタージエネレータ４に加えられるラスターア
ドレスが「12」、「13」の時にゲート５の出力が
Low状態になるようにしたものである。そして、
このゲート５の出力と25行目判断用ゲート２の出
力の論理積（負論理）がゲート６の出力で得られ
る。ゲート６の出力がLow状態になるのは25行目
表示で、キヤラクタージエネレータ４に加えられ
るラスターアドレスが「12」、「13」番の時であ
る。第３図のブロツク９は、キヤラクタージエネ
レータ４の出力データをパラレル−シリアル変換
するとともに、ゲート６の出力がLowの時はステ
ータスラインSLの表示をおこなうようにした機
能ブロツクである。第５図に、第３図の構成の場
合のステータス表示行およびステータスライン
SLの表示状態を図示する。
以上実施例により説明したが、本発明によれ
ば、特別な偏向機能をCRT表示装置に設けるこ
となく（スキツプ、スキヤンが必要ない）、かつ
ステータスライン用に画面メモリを割りつける必
要もないため、前記画面メモリの容量を低減でき
るなどの効果がある。なお、第３図の加算器は減
算器でも同様の効果を生じさせることができる。
ば、特別な偏向機能をCRT表示装置に設けるこ
となく（スキツプ、スキヤンが必要ない）、かつ
ステータスライン用に画面メモリを割りつける必
要もないため、前記画面メモリの容量を低減でき
るなどの効果がある。なお、第３図の加算器は減
算器でも同様の効果を生じさせることができる。
また、第３図の加算器は、例えばROM（Read
Only Memory）を用いて、前記ROMのアドレス
端子を前記CRTCのラスターアドレス出力に接続
し、同図のゲート２の出力を前記ROMの別のア
ドレス端子に接続し、前記ROMの出力をキヤラ
クタージエネレータに接続した回路に置きかえる
ことができる。このROMを用いた構成では、前
記キヤラクタージエネレータに印加されるラスタ
ーアドレスの順序を任意に決められる利点があ
る。
Only Memory）を用いて、前記ROMのアドレス
端子を前記CRTCのラスターアドレス出力に接続
し、同図のゲート２の出力を前記ROMの別のア
ドレス端子に接続し、前記ROMの出力をキヤラ
クタージエネレータに接続した回路に置きかえる
ことができる。このROMを用いた構成では、前
記キヤラクタージエネレータに印加されるラスタ
ーアドレスの順序を任意に決められる利点があ
る。
なお、第３図のゲート２を任意の表示アドレス
の検出回路に置きかえる事で、任意の表示位置の
文字のラスターアドレスを変化させることができ
る。
の検出回路に置きかえる事で、任意の表示位置の
文字のラスターアドレスを変化させることができ
る。
第１図は従来のステータスライン表示用に一行
分の画面メモリを割りふつた場合の表示状態を示
す図、第２図は他の従来例でスキツプスキヤンを
おこなつた場合の表示状態を示す図、第３図は本
発明の一実施例における表示装置の回路図、第４
図は本発明による画面上の文字の表示状態を示す
図、第５図は本発明によるステータスラインおよ
び25行目の文字表示状態を示す図である。 １……CRTコントローラ、２，５，６……ゲ
ート、３……加算器、４……キヤラクタージエネ
レータ、７，８……インバータ。
分の画面メモリを割りふつた場合の表示状態を示
す図、第２図は他の従来例でスキツプスキヤンを
おこなつた場合の表示状態を示す図、第３図は本
発明の一実施例における表示装置の回路図、第４
図は本発明による画面上の文字の表示状態を示す
図、第５図は本発明によるステータスラインおよ
び25行目の文字表示状態を示す図である。 １……CRTコントローラ、２，５，６……ゲ
ート、３……加算器、４……キヤラクタージエネ
レータ、７，８……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ラスタースキヤンCRT上に表示される文字
と一対一に対応する表示データを蓄えた画面メモ
リと、前記画面メモリの出力により所定の文字を
表示するための信号を発生するキヤラクタージエ
ネレータと、前記CRT上での表示行を選択する
表示アドレス、および前記キヤラクタージエネレ
ータの文字と前記CRT上の表示文字の走査線と
の関係を選択するラスターアドレスを発生する
CRTコントロール回路とを有し、前記表示アド
レスを前記画面メモリへ供給し、前記ラスターア
ドレスを前記キヤラクタージエネレータのラスタ
ーアドレス入力端に供給するラスタースキヤン
CRT表示装置において、任意の表示行を選択す
る行選択手段と、その選択した行のみにおいて前
記ラスターアドレスの順序を変更するラスターア
ドレス変更手段と、前記選択した行のみにおいて
任意のラスターアドレスを選択しそのラスターア
ドレスのラスターを発光させてライン表示をする
ライン表示手段とを備えたことを特徴とする表示
装置。 ２ ラスターアドレス変更手段として、ラスター
アドレスに所定値を加・減算する加・減算手段を
用いたことを特徴とする特許請求の範囲第１項記
載の表示装置。 ３ ラスターアドレス変更手段として、出力のラ
スターアドレスを入力のラスターアドレスで選択
するROMを用いたことを特徴とする特許請求の
範囲第１項記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186398A JPS57109985A (en) | 1980-12-26 | 1980-12-26 | Display device |
| US06/331,818 US4527154A (en) | 1980-12-26 | 1981-12-17 | Display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186398A JPS57109985A (en) | 1980-12-26 | 1980-12-26 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109985A JPS57109985A (en) | 1982-07-08 |
| JPS6155676B2 true JPS6155676B2 (ja) | 1986-11-28 |
Family
ID=16187695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186398A Granted JPS57109985A (en) | 1980-12-26 | 1980-12-26 | Display device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4527154A (ja) |
| JP (1) | JPS57109985A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1243138A (en) * | 1984-03-09 | 1988-10-11 | Masahiro Kodama | High speed memory access circuit of crt display unit |
| JPS60249187A (ja) * | 1984-05-25 | 1985-12-09 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| US4674059A (en) * | 1984-09-10 | 1987-06-16 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4686633A (en) * | 1984-09-10 | 1987-08-11 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4686635A (en) * | 1984-09-10 | 1987-08-11 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4686636A (en) * | 1984-09-10 | 1987-08-11 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4688182A (en) * | 1984-09-10 | 1987-08-18 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4686632A (en) * | 1984-09-10 | 1987-08-11 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| US4686634A (en) * | 1984-09-10 | 1987-08-11 | Allied Corporation | Method and apparatus for generating a set of signals representing a curve |
| JPS63169687A (ja) * | 1987-01-07 | 1988-07-13 | ブラザー工業株式会社 | 表示装置 |
| US4952924A (en) * | 1988-08-23 | 1990-08-28 | Acer Incorporated | Method and apparatus for address conversion in a chinese character generator of a CRTC scan circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2042780B (en) * | 1979-02-12 | 1982-07-14 | Philips Electronic Associated | Alphanumeric character display |
| US4342990A (en) * | 1979-08-03 | 1982-08-03 | Harris Data Communications, Inc. | Video display terminal having improved character shifting circuitry |
| US4342991A (en) * | 1980-03-10 | 1982-08-03 | Multisonics, Inc. | Partial scrolling video generator |
-
1980
- 1980-12-26 JP JP55186398A patent/JPS57109985A/ja active Granted
-
1981
- 1981-12-17 US US06/331,818 patent/US4527154A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109985A (en) | 1982-07-08 |
| US4527154A (en) | 1985-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6055393A (ja) | カラー・グラフィック・システムとともに使用するカーソル発生装置 | |
| JPS6155676B2 (ja) | ||
| JPH0456316B2 (ja) | ||
| US5440680A (en) | Image display controller having a common memory for storage of image overlay data and window identification data | |
| EP0522550A2 (en) | Display control apparatus | |
| US4922237A (en) | Flat panel display control apparatus | |
| EP0274439B1 (en) | Display system for plural display areas on one screen | |
| JPH0616230B2 (ja) | マルチスクリ−ン表示方法 | |
| US5257015A (en) | Flat panel display control apparatus | |
| US6002391A (en) | Display control device and a method for controlling display | |
| US4703230A (en) | Raster operation circuit | |
| US20050030428A1 (en) | On-screen display device | |
| JPH04125586A (ja) | 平面ディスプレイ駆動装置 | |
| JPS6038713B2 (ja) | 表示装置の制御情報表示方式 | |
| JPS5926425Y2 (ja) | ライトペン制御回路 | |
| JPS59177592A (ja) | グラフイツク・デイスプレイ装置 | |
| JPH07262349A (ja) | ディザ変調方法及び回路、ディザテーブル用アドレス発生方法及び回路並びにこれらを用いたハードコピー回路 | |
| JPS59155888A (ja) | 表示装置 | |
| JPH04301886A (ja) | ディスプレイ制御回路 | |
| JPS58121090A (ja) | デイスプレイの表示制御装置 | |
| JPS6172293A (ja) | カラ−図形表示装置 | |
| JPS6365148B2 (ja) | ||
| JPH0219459B2 (ja) | ||
| JPH03192294A (ja) | 表示制御装置 | |
| JPS648336B2 (ja) |