JPS6153764A - Semiconductor device - Google Patents
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多結晶シリコン（ポリシリコン）高抵抗素子を
含む半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device including a polycrystalline silicon (polysilicon) high resistance element.
半導体ＭＯＳスタティックメモリ分野で、高抵抗ポリシ
リコン層を負荷素子として用いたＥ／Ｒ型スメスタテイ
ックメモリセルフリップフロ。In the semiconductor MOS static memory field, this is an E/R type smestatic memory self-flip flow that uses a high-resistance polysilicon layer as a load element.
プ回路と、メモリセルへのアクセスゲートを構成する四
つのトランジスタと、一対の記憶ノードに接続される高
抵抗負荷素子とからなる。ところで従来はメモリセルの
集積密度を上げるために、低抵抗の第１ポリシリコン層
と高抵抗の第２ポリシリコン層（前記高抵抗負荷素子）
とを直接ベリードコンタクトホール（ＢｕｒｉｅｄＣｏ
ｎｔａｃｔ Ｈｏ１ｅ ）を介して接触接続させる方法
がとられる。The memory cell consists of a memory cell block circuit, four transistors forming an access gate to a memory cell, and a high resistance load element connected to a pair of storage nodes. By the way, conventionally, in order to increase the integration density of memory cells, a first polysilicon layer of low resistance and a second polysilicon layer of high resistance (the high resistance load element) are used.
Direct buried contact hole (BuriedCo)
ntact Hole).
第３図に高抵抗負荷型スタティックメモリセルの回路図
を、第４図にその・平ターン平面図を、第５図に第４図
Ｖ−Ｖ線に沿う断面的構造図を示す。第３図において１
，２はフリツプフロツプを構成するトランジスタ、３，
４はアクセスゲートを構成するトランジスタ、５，６は
高抵抗負荷素子、ＶＣＣＩＶＢＢは電源、Ｂ、Ｂはビッ
ト線、Ｗはワード線である。第４図において１ノは低抵
抗の第１ 、ｔ？ ＩＪシリコン層、１２は高抵抗の第
２ｒＩ！リシリコン層、１３は第１と第２のポリシリコ
ン層のベリードコンタクトホール、１４はアルミニウム
よりなるピット線、１５はＮ＋拡散層、１６は第２多結
晶シリコン層への低抵抗化不純物拡散領域（ｖｃｃ線）
である。第５図において２ノはＮ型基板、２２はＰウェ
ル層、２３はｒ−トＳｉｎ、膜、２４はフィールド５ｉ
０２膜、２５゜２６は５ｉ０２膜、２７はノ々シペーシ
ョン膜である。FIG. 3 shows a circuit diagram of a high resistance load type static memory cell, FIG. 4 shows a flat turn plan view thereof, and FIG. 5 shows a cross-sectional structural diagram taken along the line V--V in FIG. 4. In Figure 3, 1
, 2 are transistors forming a flip-flop, 3,
4 is a transistor constituting an access gate, 5 and 6 are high resistance load elements, VCCIVBB is a power supply, B is a bit line, and W is a word line. In Fig. 4, 1 is the low resistance first point, t? The IJ silicon layer 12 is a high resistance second rI! 13 is a buried contact hole in the first and second polysilicon layer, 14 is a pit line made of aluminum, 15 is an N+ diffusion layer, and 16 is a low resistance impurity diffusion region into the second polysilicon layer. (vcc line)
It is. In FIG. 5, 2 is an N type substrate, 22 is a P well layer, 23 is an r-to-Sin film, and 24 is a field 5i.
02 film, 25°26 is a 5i02 film, and 27 is a nocination film.
メモリセル内の電源ＶＣＣ線１６は、第２ポリシリコン
に不純物をドーグ、拡散させて低抵抗多結晶シリコンと
したものを用いる。ワード線を含む第１ポリシリコン層
１ノには、不純物が含まれて低抵抗化されたものを用い
る。The power supply VCC line 16 in the memory cell is made of low-resistance polycrystalline silicon by doping and diffusing impurities into second polysilicon. The first polysilicon layer 1 including the word line contains impurities to lower the resistance.
しかるに第５図に示したように、第２ 、ｆ？ ＩＪシ
リコンの低抵抗部１６の不純物は、第２ポリシリコン中
を成る速度で拡散していき、最終的には通常数μの距離
Ｌ１まで広がる。また高抵抗多結晶シリコン層１２の他
端は、セル内の記憶ノードの第１ポリシリコンｆｉｊｌ
ｌにベリードコンタクトを介して接触接続されるため、
ここでも第１ポリシリコン層１１から不純物が第２ポリ
シリコン層１２内にやはり数μの距離り、まで拡散して
いくつ特に第１ぼりシリコン層１１はワード線として用
いられるため、充分低抵抗となるように不純物を充分含
んだ状態であるから、ベリードコンタクト１３を通しだ
第２ポリシリコン１２への不純物拡散距離り、を小さく
押えることは非常に難しいものである。不純物拡散距離
を押えるには、その後の熱処理温度、熱処理時間等を低
温、短時間にする以外にないが、極低温グロセス化は超
ＬＳＩ化への大きな課題である。従って第２ポリシリフ
ン１２上の実効的な高抵抗長り。は、両端からの不純物
拡散により長さ”Ｉｐ Ｌｔだけ狭められる結果とな
る。However, as shown in FIG. 5, the second f? The impurity in the low resistance portion 16 of the IJ silicon diffuses into the second polysilicon at a certain speed, and eventually spreads to a distance L1 of usually several microns. The other end of the high-resistance polycrystalline silicon layer 12 is connected to the first polysilicon fijl of the storage node in the cell.
Since it is contact-connected to l via a buried contact,
Here again, impurities diffuse from the first polysilicon layer 11 into the second polysilicon layer 12 to a distance of several μm, and the resistance is sufficiently low because the first polysilicon layer 11 is used as a word line. Therefore, it is extremely difficult to keep the impurity diffusion distance into the second polysilicon 12 through the buried contact 13 small. The only way to suppress the impurity diffusion distance is to reduce the subsequent heat treatment temperature, heat treatment time, etc. to a low temperature and short time, but cryogenic processing is a major challenge for ultra-LSI. Therefore, there is an effective high resistance length on the second polysilicon film 12. is narrowed by the length "Ip Lt" due to impurity diffusion from both ends.
近年スタティックメモリも他の例にもれず、高集積化の
要求はますます高壕っている。と同時に”／Ｒセル型ス
スタテイックメモリは、静止時の低電力特性も要求され
る。Ｅ／Ｒセル内の消 ｊ費電流は、高抵抗の第２
ポリシリコン１２の抵抗値で決定される。不純物を拡散
されていないポリシリコンは略１００ ＧＱ／口程度の
層抵抗を有しておシ、この値を更に上げることは、ポリ
シリコンのＨｒａｉｎやもともと４ｅリシリコンに含ブ
れている重金属等の不純物を高精度にコントロールする
ことが必要であるため非常に困難で、こういった追求は
すでに限界に達していると考えられる。今後高集積化が
更に進むにつれて、セル内に充分な賃抵抗長を維持する
ことは、エリア的に困難となることは自明である。即ち
従来技術のま＼高集積化を進めると、メモリデバイスと
しての消費電流が、集積度が高まるにつれ増大していく
という問題点を抱えている。In recent years, the demand for high integration of static memories has been increasing, as is the case with other static memories. At the same time, the "/R cell type static memory is also required to have low power characteristics at rest. The current consumption in the E/R cell is
It is determined by the resistance value of polysilicon 12. Polysilicon that has not been doped with impurities has a layer resistance of about 100 GQ/hole. Further increasing this value is due to the resistance of polysilicon and heavy metals originally contained in 4e silicon. This is extremely difficult because it requires highly precise control of impurities, and it is thought that this pursuit has already reached its limit. It is obvious that as the degree of integration continues to increase, it will become difficult to maintain a sufficient resistance length within a cell in terms of area. That is, as the degree of integration continues to increase in the prior art, there is a problem in that the current consumption of the memory device increases as the degree of integration increases.
本発明は上記実情に鑑みてなされたもので、高抵抗素子
の実効的な抵抗長し。を短くしている一因であるベリー
ドコンタクト下の個所からの不純物拡散領域り、をなく
すことにより、前記従来の問題点を改善し得る半導体装
置を提供しようとするものである。The present invention has been made in view of the above-mentioned circumstances, and is aimed at increasing the effective resistance length of a high-resistance element. The present invention aims to provide a semiconductor device that can improve the above-mentioned conventional problems by eliminating the impurity diffusion region from the portion below the buried contact, which is one of the causes of shortening the semiconductor device.
前項で述べたように実効的な高抵抗長し。は、第２ポリ
シリコン層の両端からの不純物拡散長り、、Ｌ、を短く
押えればそれだけ長くなり、従って抵抗素子として高い
抵抗値が得られる。As mentioned in the previous section, it has an effective high resistance length. If the length of impurity diffusion from both ends of the second polysilicon layer, .
特に第１ポリシリコン層には充分な不純物が含まれてい
るため、ベリードコンタクトホールを通して第１ポリシ
リコンから第２ポリシリコンに不純物が拡散される拡散
長し、は数μに達する。本発明でに、不純物にとって拡
散現象のバリアとなる高融点またはそのシリサイドをベ
リードコンタクト内に埋め込み、かかる高融点金属また
はそのシリサイドを挾んで、低抵抗の第１ぼりシリコン
層または低抵抗の単結晶シリコン層と高抵抗の第２ポリ
シリコン層を接続することにより、第２ポリシリコン中
への不純物の拡散を除去し、従って実効的な高抵抗長Ｌ
０を“Ｌ０＋Ｌ、”Ｋすることができる。タングステン
等の高融点金属まだはそのシリサイドは、シリコン、ポ
リシリコン、他の金属等とのオーミック接触が可能で、
かつ高融点金属内への不純物の拡散速度は極めて小さい
ものである。In particular, since the first polysilicon layer contains sufficient impurities, the diffusion length of the impurities from the first polysilicon to the second polysilicon through the buried contact hole reaches several microns. In the present invention, a high melting point metal or its silicide, which acts as a barrier to diffusion phenomena for impurities, is buried in the buried contact, and the high melting point metal or its silicide is sandwiched between the low resistance first silicon layer or the low resistance single layer. By connecting the crystalline silicon layer and the high-resistance second polysilicon layer, diffusion of impurities into the second polysilicon layer is eliminated, thus reducing the effective high-resistance length L.
0 can be "L0+L,"K. High melting point metals such as tungsten and their silicides can make ohmic contact with silicon, polysilicon, and other metals.
Moreover, the diffusion rate of impurities into the high melting point metal is extremely low.
以下図面を参照して本発明の一実施例を説明する。第１
図、第２図は本発明を高抵抗ポリシリコン負荷型スタテ
ィックメモリに適用した場合の例であり、第１図はノ々
ターン平面図、第２図は第１図のＩＦ−ＩＦ線に沿う断
面的構成図である。これらは前記第４図、第５図に対応
させた場合の例であるから、対応個所には同一符号を付
して説明を省略し、特徴とする個所の説明を行なう。本
実施例の特徴は、第２高抵抗ポリシリコン１２と第１低
抵抗？リシリコン１１とのベリードコンタクトホール内
に、シリコンが露出している部分にのみ高融点金属が堆
積される公知の方法で、選択的にタングステン等の高融
点金ｍ ３１を埋め込む。このように第１ポリシリコン
と第２ポリシリコンを、高融点金属３ノを挾んでオーミ
ック接続することＫより、第１ｓ９ ＩＪシリコン１１
中の高濃度の不純物が第２ポリシリコン１２中へ拡散さ
れて第２ポリシリコン１２の実効的な高抵抗長Ｌ０が減
少するという従来技術で存在した不具合点を除去するこ
とができる。上記シリコンが露出している部分にのみ高
融点金属を堆積する方法としては、文献ｒ Ｔ、 Ｍｏ
ｒｉｙａ 、 Ｓ、 Ｓｈｉｍａ 、 Ｙ、 Ｈａ
ｚｕｋｉ 、 Ｍ。An embodiment of the present invention will be described below with reference to the drawings. 1st
Figures 1 and 2 are examples of the case where the present invention is applied to a high-resistance polysilicon load type static memory. FIG. 2 is a cross-sectional configuration diagram. Since these are examples corresponding to FIGS. 4 and 5, corresponding parts will be given the same reference numerals and explanations will be omitted, and only the characteristic parts will be explained. This embodiment is characterized by the second high resistance polysilicon 12 and the first low resistance polysilicon 12. High melting point gold m 31 such as tungsten is selectively buried in the buried contact hole with silicon 11 using a known method in which a high melting point metal is deposited only on the exposed portions of silicon. By making an ohmic connection between the first polysilicon and the second polysilicon by sandwiching the high melting point metal 3 in this way, the 1s9 IJ silicon 11
It is possible to eliminate the disadvantage that existed in the prior art that the effective high resistance length L0 of the second polysilicon 12 is reduced due to the high concentration impurities being diffused into the second polysilicon 12. As a method of depositing a high melting point metal only on the exposed portion of silicon, there is a method described in the literature rT, Mo
riya, S, Shima, Y, Ha
zuki, M.
Ｃｈｉｈａ、 ａｎｄ Ｍ、 Ｋａｓｈｉｗａｇｉ
、 ”Ａ ＰＬＡＮＡＲＭＥＴＡＬＬＩＺＡＴＩＯ
Ｎ ＰＲＯＣＥＳＳ−ＩＴＳ ＡＰＰＩＣＡＴＩＯ
ＮＴｏ ＴＲＩ−ＬＥＶＥＬ ＡＬＵＭＩＮＩＪＭ
ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ”。Chiha, and M, Kashiwagi
, “A PLANARMETALLIZATIO
N PROCESS-ITS APPLICATION
NTo TRI-LEVEL ALUMINIJM
INTERCONNECTION”.
ＩＥＤＭ Ｄｉｇ、 Ｔｅｃｈ、 Ｐａｐｅｒｓ
Ｄｅｃ、 １９８３． ＰＰ。IEDM Dig, Tech, Papers
Dec, 1983. P.P.
５５０〜５５３」等がある。550-553'', etc.
第２図と第５図を見比べれば明らかなよう（／Ｃ、ベリ
ードコンタクトホール１３内に、バリアメタル３１を介
在させた本発明での第２ポリシリコン１２上の実効的な
高抵抗長Ｌ０は、従来例に比してＬ２だけ長くなシ、従
って同一エリア内でより高い高抵抗素子を形成すること
が可能となる。またタングステン等の高融点金属はシリ
コン、ポリシリコン、他の金属等とのオーミ □
′ノック触が可能である。As is clear from comparing FIG. 2 and FIG. L0 is longer by L2 than the conventional example, so it is possible to form a higher resistance element in the same area.Also, high melting point metals such as tungsten can be used with silicon, polysilicon, and other metals. Omi with etc. □
'Knocking touch is possible.
なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えば実施例ではバリアメタル３１として高融点
金属を用いたが、そのシリサイドを用いてもよい。また
不純物をドープしないぼりシリコンと接触接続する対象
として、低抵抗のポリシリコン１１を用いた場合を説明
したが、低抵抗の単結晶シリコンを用いた場合にも適用
し得る。Note that the present invention is not limited to the above embodiments, and can be applied in various ways. For example, in the embodiment, a high melting point metal is used as the barrier metal 31, but its silicide may also be used. Furthermore, although a case has been described in which low-resistance polysilicon 11 is used as the object to be contacted with doped silicon stubs, the present invention can also be applied to a case where low-resistance single-crystal silicon is used.
以上説明した如く本発明によれば、ベリード９コンタク
トホール内に高融点金属またはそのシリサイドを介挿し
メこメこめ、高抵抗ポリノリコン内へ不純物が拡散され
るのが防止でき、よって高抵抗素子の抵抗値の低下を防
げる等の利点を有した半導体装置が提供できるものであ
る。As explained above, according to the present invention, a high-melting point metal or its silicide is inserted into the buried 9 contact hole to prevent impurities from diffusing into the high-resistance polycontainer. A semiconductor device having advantages such as being able to prevent a decrease in resistance value can be provided.
第１図は本発明の一実施例を示すノ等ターン平面図、第
２図は第１図の■−■線に沿う断面的構成図、第３図は
高抵抗負荷型スタティックメモリセルの回路図、第４図
は同セルのパターン平面図、第５図は第４図のＶ−Ｖ線
に沿う断面図である。
１１・・・低抵抗ぼりシリコン層、１２・・・高抵抗ダ
リシリコン層、３ノ・・・高融点金属。
出願人代理人 弁理士 鈴 江 武 彦第 ３ 図
第 ４ 図
り、ＶFig. 1 is a plan view of an isometric turn showing an embodiment of the present invention, Fig. 2 is a cross-sectional configuration diagram taken along the line ■-■ in Fig. 1, and Fig. 3 is a circuit of a high resistance load type static memory cell. 4 is a pattern plan view of the same cell, and FIG. 5 is a sectional view taken along the line V-V in FIG. 4. 11: Low resistance silicon layer, 12: High resistance silicon layer, 3: High melting point metal. Applicant's agent Patent attorney Takehiko Suzue Figure 3 Figure 4 Figure V
Claims (1)
結晶シリコン層と高抵抗素子を形成する不純物を含まな
い第２多結晶シリコン層とを結ぶコンタクトホール内に
高融点金属またはそのシリサイドを配置することにより
、該高融点金属またはそのシリサイドを挾んで前記第１
多結晶シリコン層または単結晶シリコン層と第２多結晶
シリコン層とを接続したことを特徴とする半導体装置。A refractory metal or its silicide is placed in a contact hole connecting the first polycrystalline silicon layer or low-resistance single-crystalline silicon layer containing impurities and the second polycrystalline silicon layer not containing impurities forming a high-resistance element. By sandwiching the high melting point metal or its silicide, the first
A semiconductor device characterized in that a polycrystalline silicon layer or a single crystalline silicon layer and a second polycrystalline silicon layer are connected.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175413A JPS6153764A (en) | 1984-08-23 | 1984-08-23 | Semiconductor device |
| DE8585110521T DE3569172D1 (en) | 1984-08-23 | 1985-08-21 | Semiconductor memory device having a polycrystalline silicon layer |
| EP85110521A EP0173245B1 (en) | 1984-08-23 | 1985-08-21 | Semiconductor memory device having a polycrystalline silicon layer |
| US07/265,276 US4903096A (en) | 1984-08-23 | 1988-10-25 | Semiconductor memory device with barrier layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175413A JPS6153764A (en) | 1984-08-23 | 1984-08-23 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153764A true JPS6153764A (en) | 1986-03-17 |
Family
ID=15995660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175413A Pending JPS6153764A (en) | 1984-08-23 | 1984-08-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153764A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113580A (en) * | 1986-10-31 | 1988-05-18 | Showa Electric Wire & Cable Co Ltd | Thermal fixing roller |
| JPH02237062A (en) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-08-23 JP JP59175413A patent/JPS6153764A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113580A (en) * | 1986-10-31 | 1988-05-18 | Showa Electric Wire & Cable Co Ltd | Thermal fixing roller |
| JPH02237062A (en) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | Manufacture of semiconductor device |
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