JPS6135619B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル情報信号をもとの配列と異
なる配列とするのに用いられるデジタル信号処理
装置に関する。本発明は、遅延装置としてシフト
レジスタを用いずにランダムアクセスメモリー
（以下RAMと称する）を用いることにより装置を
安価且つ簡単な構成とすることを目的とするもの
である。また、RAMのアドレス制御を容易に行
なうことができるようにしたものである。

ｎ個のビツト系列H₁、H₂、H₃、……Ｈ_oを夫々
ｄ、2d、3d、……nD（ワード）だけ遅延させる
必要がある場合、従来では第１図に示すように
ｄ、2d、……ndワード分の段数のシフトレジス
タSR₁、SR₂、……SR_oを用いて遅延されたビツ
ト系列Ｈ_1-d、Ｈ_2-2d、……Ｈ_o-odを得るようにし
ている。単位遅延量ｄ及び処理すべきビツト数ｎ
が小さいときでは問題が少ないけれども、例えば
ｄが16ワードでｎが５であれば、最大で80ワード
の遅延が必要となる。１ワードが16ビツトであれ
ば、（80×16＝1280）ビツトのシフトレジスタ
SR₅と（４×16×16＝1024）ビツトのシフトレジ
スタSR₄と（３×16×16＝768）ビツトのシフト
レジスタSR₃と（２×16×16＝512）ビツトのシ
フトレジスタSR₂と16ビツトのシフトレジスタ
SR₁とが必要とされる。市販のシフトレジスタ
は、８ビツト単位のものが多く、シフトレジスタ
SR₅を構成するのにかかるシフトレジスタを100
個以上も直列に接続しなければならず、コストの
上昇、装置の形状の大形化等の原因となる。ま
た、ビツト系列の時間軸を圧縮（又は伸長）する
場合には、各ビツト系列に関して２本以上のシフ
トレジスタを用いなければならず、シフトレジス
タによつて遅延及び時間軸の圧縮（又は伸長）の
両者を行なうことは殆ど不可能である。

本発明は、シフトレジスタを用いたときの上述
の問題点を除去するようにしたものである。

本発明では、第２図に示すように２^l個の行と
２^k個の列とを有する（２^l×２^k）ワードのRAM
を用いるようにしたものである。これらｌ及びｋ
の値を単位遅延量ｄとビツト系列数ｎと時間軸の
圧縮（又は伸長）処理に必要なα（ワード）とに
関連して次のように定める。

２^k-1＜nd＋α≦２^k ２^l-1＜ｎ≦２^l このようにすると、行方向のワードアドレス
（以下Ｘアドレスと呼ぶ）と列方向のワードアド
レス（以下Ｙアドレスと呼ぶ）とが夫々（０、
１、２、……２^l−１）及び（０、１、２、……
２^k−１）となり、アドレス制御を頗る容易に行
ないうる。書込みアドレスは、Ｘアドレスに関し
ては、０番地から（２^l−１）番地まで順次進め
られ、Ｙアドレスに関しては、０番地、ｄ番地、
2d番地と順次ｄワードずつ間隔をおいて進めら
れ、第２図に示すように斜め方向にアドレスが指
定される。読出しアドレスは、Ｘアドレスに関し
ては、０番地から（２^l−１）番地まで順次進め
られ、Ｙアドレスに関しては、Ｘアドレスが（２
^l−１）番地まで達してから次の番地に１つ進む
ようになされ、第２図に示すように垂直方向にア
ドレスが指定される。この場合、書込み開始され
てからｄワード（時間軸の圧縮処理を行なうとき
では（ｄ＋α）ワード）だけ遅れて読出しが開始
される。書込みアドレスと読出しアドレスとの関
係を上述と逆にしても等価である。ただし、遅延
量もH₁＝nd，……，Ｈ_o＝ｄと逆になる。

書込みアドレスコードの発生は、第３図Ａに示
す構成によつて実現され、読出しアドレスコード
の発生は、同図Ｂに示す構成によつて実現され
る。第３図においてCBで示されるのがビツトク
ロツクを計数してワードクロツクを発生するビツ
トカウンタである。ワードクロツクがｌビツトの
バイナリーカウンタCW₁に供給され、このカウ
ンタCW₁に対してｍビツトのバイナリーカウン
タCW₂と（ｋ―ｍ）ビツトのバイナリーカウン
タCW₃とが縦続接続され、ワードクロツクがカ
ウンタCW₃にも加えられ、カウンタCW₁のキヤ
リー出力がカウンタCW₃がリセツトされるよう
にして書込みアドレスカウンタが構成される。カ
ウンタCW₁のｌビツトの出力がＸアドレスコー
ドとされ、カウンタCW₂及びCW₃の両者のｋビ
ツトの出力がＹアドレスコードとされる。これら
のアドレスコードがアドレスセレクタを介してア
ドレスデコーダに供給されてアドレス信号が形成
される。かかる書込みアドレスカウンタによれ
ば、カウンタCW₁からのＸアドレスコードによ
つて０番地から（２^l−１）番地迄が順次指定さ
れ、この間ではカウンタCW₂の出力が変化せ
ず、カウンタCW₃の出力のみが変化するので、
Ｙアドレスは、２^mの間隔をおいて変化する。Ｘ
アドレスが０番地から（２^l−１）番地迄に一度
変化すると、カウンタCW₃が元のアドレスに戻
ると共に、カウンタCW₂が１つ進められる。こ
の動作が繰り返され、カウンタCW₂がカウンタ
CW₁のキヤリーを２^m個数えると、カウンタCW₂
のキヤリーがカウンタCW₃に１個与えられ、カ
ウンタCW₃が元のアドレスより１番地進んだも
のに戻る。この動作が繰り返されることにより、
上述のような入力データの書き込みがなされる。

読出しアドレスカウンタは、ビツトカウンタ
CBからのワードクロツクが供給されるｌビツト
のバイナリーカウンタCR₁に対してｍビツト及び
（ｋ−ｍ）ビツトのバイナリーカウンタCR₂及び
CR₃が縦続接続された構成とされる。カウンタ
CR₁のｌビツトの出力がＸアドレスコードとさ
れ、カウンタCR₂のｍビツトの出力及びカウンタ
CR₃の（ｋ−ｍ）ビツトの出力がＹアドレスコー
ドとされる。

本発明をより具体的に説明する。一例として第
４図に示すように１ワード毎に接続位置が切り替
わるスイツチとして表わされた入力ゲートGiに
よつて１ワードが16ビツトの入力直列データDi
を４個のビツト系列H₁〜H₄に変換し、各ビツト
系列をシフトレジスタSR₁〜SR₄によつて４ワー
ド、８ワード、12ワード、16ワードだけ遅延させ
る場合に本発明を適用した場合について説明す
る。この例では、W₁，W₂，W₃，W₄……（Ｗは
１ワードを示す））と続く力データDiが第５図に
示すようにW₁、W₅、W₉……と続くビツト系列
H₁と、W₂、W₄、W₆……と続くビツト系列H₂
と、W₃、W₇、W₁₁……と続く系列H₃と、W₄、
W₈、W₁₂……と続くビツト系列H₄とに変換さ
れ、夫々が遅延され、第６図に示す時間関係にあ
るビツト系列Ｈ_-3、Ｈ_-6、Ｈ_-9、Ｈ_-12が形成さ
れ、更に各ビツト系例から１ワードずつが出力ゲ
ートG₀により取り出されて出力直列データD₀が
得られるようになされる。即ちこの例は、（ｄ＝
４）（ｎ＝４）（α＝０）の場合であり、従つて本
発明を適用する場合には（ｋ＝４、ｌ＝２、ｍ＝
２）と定められ、第７図に示すように（2²×2⁴）
のRAMが用いられる。Ｘアドレスは、X₀〜X₃と
なり、対応するＸアドレスコードが２ビツト
（x₁x₀）で表わされ、Y₀〜Y₁₅のＹアドレスが４ビ
ツト（y₃y₂y₁y₀）で表わされる。書込みアドレス
コードを発生するのに第８図Ａに示すように書込
みアドレスカウンタが構成され、読出しアドレス
コードを発生するのに同図Ｂに示すように読出し
アドレスカウンタが構成される。読出しアドレス
カウンタからのアドレスコードの発生は、書込み
アドレスに対して４ワードだけ遅延したものとな
される。

書込みアドレスカウンタにより発生するＹアド
レスコード（y₃y₂y₁y₀）及びＸアドレスコード
（x₁x₀）は、入力データDiに対して第９図Ａに示す
ように変化する。最初のデータの１ワードW₁
は、（X₀、Y₀）番地に書込まれ、以下のデータ
W₂、W₃、W₄が（X₁、Y₄）（X₂、Y₈）（X₃、Y₁₂）
番地に順次書込まれる。データW₅は、カウンタ
CW₁からのキヤリーがカウンタCW₂に与えられ
るから、（X₀、Y₁）番地に書込まれる。以下、こ
の動作が繰返され、データW₁₆が（X₃、Y₁₅）番地
に書込まれる。次にカウンタCW₂からのキヤリ
ーがカウンタCW₃に与えられるから、アドレス
コード（y₃y₂）が（00）に戻らず、（01）となり、
従つてデータW₁₇が（X₀、Y₄）番地に書込まれ
る。このような書込み動作によつてデータW₆₄迄
が書込まれ、再びデータW₆₅に関してから第９図
Ａに示されるのと同一の書込みアドレス制御が行
なわれる。従つてW₆₅、W₆₆……W₇₂が書込まれ
た時点で、RAMの各アドレスには、第７図に示
すようにデータが書込まれている。

読出しアドレスカウンタからのアドレスコード
は、第９図Ｂに示すようにＸアドレスがX₀〜X₃
まで進むとＹアドレスが１つ進むように発生し、
書込みアドレスに対して読出しアドレスが４ワー
ド遅れているから、W₆₉が書込まれる時にW₆₅が
読出され、W₇₀が書込まれる時にW₅₀が読出さ
れ、W₇₁が書込まれる時にW₃₅が読出され、W₇₂
が書込まれる時にW₂₀が読出される。従つて
RAMから得られる出力データD₀は、第１０図に
示すような直列データとなり、あるデータW₆₅と
この次のデータW₆₆との間に16（4d）ワード存在
することになる。

以上の説明から理解されるように、本発明に依
れば、シフトレジスタSR₁、SR₂、SR₃、SR₄びゲ
ートGi、Goを用いる代りに（４×16）のRAMを
用いることによつて４個のビツト系列を所定量だ
け遅延させることができる。この際のアドレス制
御が頗る簡単で従来同様のアドレスカウンタの構
成により実現できる。

また、本発明においては、RAMの容量を減少
させることができる。即ち必要とされる容を１／２^ｘ （ｘは任意の正の整数）に分割したRAMのブロツ
クに割り合てれば、RAMの容量を減少させるこ
とができる。上述の具体例のように（2²×2⁴）の
RAMを第１１図に示すようにＸアドレス及びＹ
アドレスの両者を２分割して（2²＝４）個の
RAMのブロツクM₁M₂M₃M₄を形成し、このRAM
のブロツクM₁〜M₄のうちM₃を省略し、M₃に書込
まれるデータをM₁に書込むようにすれば良い。
即ち書込み動作時にＸアドレスコードが〔00〕及
び〔01〕の場合には、第９図Ａにおいて破線で示
すようにＹアドレスコードの下位の３ビトにつて
Ｙアドレスを指定し、Ｘアドレスコードが〔10〕
及び〔11〕の場合は、４ビツトのＹアドレスコー
ドをそのまま用いてＹアドレスを指定すれば良
い。書込みアドレスとしては第８図Ａと同様の構
成を用いることができる。読出し動作は、M₁及
びM₂と、M₁及びM₄とから交互に前述と同様のア
ドレス制御によつてデータを読出せば良い。

以上の本発明は、ステレオオーデイオ信号を
PCM変調し、VTRを介して記録再生する装置の
エンコーダに適用することができる。このような
PCM信号記録再生装置が第１２図に示されてい
る。第１２図において１で示されるのは、ヘリカ
ルスキヤン方式のVTRを示し、その映像入力端
子２ｉにテレビ信号と同様の信号形態とされた
PCM信号が供給され、VTR１の記録系を介して
磁気テープに記録され、この磁気テープの再生出
力が再生系を介して映像出力端子２ｏに現れる。

３Ｌ及び３Ｒは、夫々ステレオオーデイオ信号
の左チヤンネル信号及び右チヤンネル信号が供給
される端子を示し、４Ｌ及び４Ｒは、ローパスフ
イルタである。左右のチヤンネルの信号がサンプ
リングホールド回路５Ｌ及び５Ｒによつてサンプ
リングされ、AD変換器６Ｌ及び６Ｒによつてコ
ード化され、その並列出力がエンコーダ７に供給
される。エンコーダ７によつてパリテイビツト及
びCRCコードの付加、時間軸圧縮等の処理がな
され、直列コードとして同期混合回路８に加えら
れる。９は、基本クロツク発振器を示し、この基
本クロツクからサンプリングパルス、AD変換用
のクロツクパルス、複合同期信号、エンコーダ７
に対する制御信号等がパルス発生回路１０により
形成され、混合回路８の出力がVTR１の映像入
力端子２ｉに供給される。

VTR１により再生され、映像出力端子２ｏに
取り出されたPCM信号が同期分離回路１１に供
給される。同期分離回路１１で分離された複合同
期信号がパルス発生回路１２に供給され、PCM
信号がデコーダ１３に供給される。デコーダ１３
により時間軸伸長、誤りの検出、誤りの訂正等の
処理がなされ、並列コードとしてAD変換器１４
Ｌ及び１４Ｒに供給され、そのアナログ出力がロ
ーパスフイルタ１５Ｌ及び１５Ｒを介して出力端
子１６Ｌ及び１６Ｒに導れる。デコーダ１３に対
する制御信号、DA変換器１４Ｌ，１４Ｒに対す
るクロツクパルス、同期分離用のタイミングパル
ス等がパルス発生回路１２によつて形成される。
この場合のタイムベースが再生複合同期信号であ
る。

エンコーダ７では、左チヤンネル及び右チヤン
ネルのPCM信号の夫々が３個のビツト系列に変
換され、これら計６個のビツト系列に対するパリ
テイビツト系列が形成され、総計７個のビツト系
列が本発明の適用されたRAM及びその制御回路
によつて遅延処理及び時間軸圧縮処理がなされ
る。その結果、RAMの読出し出力は第１３図Ａ
に示すものとなる。第１３図においてＬ及びＲ
は、夫々左右のチヤンネルのオーデイオ信号に関
するPCM信号の１ワードを示し、Ｐがパリテイ
ビツトの１ワードを示しており、図示せずもテレ
ビジヨン信号の１フイールドと等しい期間のうち
で垂直ブランキング期間に相当する17H又は18H
（Ｈは１水平周期を示す）の長さのデータ欠如期
間が時間軸圧縮処理で形成される。この直列デー
タの７ワード毎に第１３図Ｂに示すようにCRC
コード及び水平同期パルスHDの挿入される期間
が形成され、最終的には、第１３図Ｃに示すよう
に同期信号及びCRCコードが付加された形態で
もつてVTR１の記録系を介して記録される。

パリテイビツトの１ワード例えばP₁は、L₁、
R₁、L₂、R₂、L₃、R₃の６ワードの対応するビツ
ト同士で“１”が偶数又は奇数の何れかになるよ
うに選ばれている。従つてCRCコードによる誤
り検出の結果、上記の６ワードのうちで１ワード
のみが誤つている場合には、パリテイビツトを用
いて誤つたワードを訂正することができる。第１
３図Ａに示されるように、CRCコード、ブラン
キング期間に相当するデータ欠如期間を無視すれ
ば、直列化されて記録、再生されるデータのうち
であるパリテイビツトに関連する６ワードが最小
で6dワード離れて位置する配列となるので、ド
ロツプアウト等に起因するバースト誤りが6dワ
ード以内であれば、誤り訂正が可能となる。

単位遅延量ｄを16ワードとした場合、最大の遅
延量６ｄは96ワードとなるので、必要最少限の容
量のRAMは、（７×97）のものとなる。また18H
の時間軸圧縮（再生時には伸長）が必要であつ
て、1Hに第１３図Ｃから明かなように７ワード
が挿入されるから、（７×18）ワードの容量が時
間軸圧縮のためにあてられる。更に、再生された
PCM信号にはジツタと称される時間軸変動分が
含まれているので、時間軸変動分の除去のために
±6.5H分の余裕がもたせられており、結局、第
１４図に示すようにX₀〜X₆の７個のＸアドレス
とY₀〜Ｙ₁₂₇の128個のＹアドレスとを有する（７
×128）のRAMを用いるようにされている。前述
と同様の書込み動作がなされ、W₁W₂……と続く
入力直列データ（X₀、Y₀）（X₁、Y₁₆）（X₂、
Y₃₂）（X₃、Y₄₈）（X₄、Y₆₄）（X₅、Y₈₀）（X₆、
Y₉₆）……と第１４図における斜め方向の矢印で示
すように順次書込まれる。読出し動作は、垂直方
向になされ、Ｘアドレスが一巡するとＹアドレス
がひとつ進むようになされる。PCM信号記録時
の時間軸圧縮のためには、書込み動作が始められ
てから18H（18×７＝126ワード）遅れて読出し
動作がなされる。書込みクロツク周波数に比して
読出しクロツク周波数が高く選ばれており、１フ
イールド期間のうちで245Hの期間の読出しがさ
れると、読出し動作が18Hの期間休止するように
なされる。PCM信号再生時の時間軸伸長は、逆
に書込みクロツク周波数に比して読出しクロツク
周波数が低く選ばれている。再生時では、時間軸
変動分を考慮して書込み動作より遅れて読出し動
作が開始される。これらの時間軸圧縮及びその伸
長処理のためには、RAMが書込み動作と読出し
動作とを同時に行ないえないので、書込みと読出
しとが非同期となるように制御される。

第１５図Ａに以上の動作を実現するための書込
みアドレスカウンタの構成が示される。ビツトカ
ウンタCBにより形成されたワードクロツクが３
ビツトのバイナリーカウンタCW₁及び２ビツト
のバイナリーカウンタCW₃に供給される。バイ
ナリーカウンタCW₁の３ビツトの出力（x₂x₁x₀）
がＸアドレスコードとして用いられる。Ｘアドレ
スコードが（110）となつて次のワードクロツク
が与えられたときにキヤリーが発生して（000）
に戻る７進の構成とカウンタCW₁がされてい
る。カウンタCW₁のキヤリーが４ビツトのバイ
ナリーカウンタCW₂に供給され、カウンタCW₂
のキヤリーが２ビツトのバイナリーカウンタ
CW₃に供給され、カウンタCW₃のキヤリーが１
ビツトのバイナリーカウンタCW₄に供給される
ようになされる。カウンタCW₃及びCW₄がカウ
ンタCW₁のキヤリーでもつてリセツトされるよ
うになされる。これらカウンタCW₂CW₃CW₄の
７ビツトの出力（y₆y₅y₄y₃y₂y₁y₀）がＹアドレスコ
ードとされる。

読出しアドレスカウンタは、第１５図Ｂに示す
ようにカウンタCR₁、CR₂、CR₃及びCR₄が縦続
接続されて構成されており、カウンタCR₁の３ビ
ツトの出力（x₂x₁x₀）がＸアドレスコードとさ
れ、他のカウンタの７ビツトの出力がＹアドレス
コードとされる。この書込みアドレスカウンタ及
び読出しアドレスカウンタの動作は、前述に例に
おける両者の動作を拡張したものである。

上述の本発明に依れば、PCM信号等のデジタ
ル情報信号の配列順序をもとのものと変更するよ
うな処理をシフトレジスタによらずRAMによつ
て行なうことができる。従つてシフトレジスタを
何本も縦続接続する必要がなく、装置の構成を安
価且つ簡単とすることができる。また、時間軸の
圧縮（又は伸長）処理を同時に行なうことができ
る。更に、前述のように処理すべきビツト系列数
ｎ及び単位遅延量ｄと関連してRAMのＸアドレ
ス及びＹアドレスを定めることによつてアドレス
制御を簡単な構成でもつて行なうことができる。

【図面の簡単な説明】

第１図は従来の装置のブロツク図、第２図は本
発明によるRAMのアドレス制御の説明に用いる
略線図、第３図Ａ及びＢ夫々書込みアドレスカウ
ンタ及び読出しアドレスカウンタのブロツク図、
第４図は本発明の一実施例に対する従来の装置の
ブロツク図、第５図及び第６図はその説明に用い
る略線図、第７図は本発明の一実施例のRAMを
示す略線図、第８図Ａ及びＢは本発明の一実施例
における書込みアドレスカウンタ及び読出しアド
レスカウンタのブロツク図、第９図はアドレスコ
ードの変化を示す略線図、第１０図は読出された
データの配列を示す略線図、第１１図は本発明の
他の実施例の説明に用いる略線図、第１２図は本
発明がそのエンコーダ及びテコーダとして適用さ
れるPCM信号記録再生装置のブロツク図、第１
３図はその記録時の信号配列を示す略線図、第１
４図はPCM信号記録再生装置のエンコーダ及び
デコーダに本発明が適用される場合のRAMのア
ドレス制御を示す略線図、第１５図Ａ及びＢは
夫々書込みアドレスカウンタ及び読出しアドレス
カウンタのブロツク図である。 ＭはRAM、SR₁SR₂……SR_oはシフトレジス
タ、CBはビツトカウンタ、CW₁，CW₂，CW₃，
CW₄は書込みアドレスカウンタ、CR₁，CR₂，
CR₃，CR₄は読出しアドレスカウンタである。

Claims (1)

【特許請求の範囲】
1. １ 所定の配列で入力されるデジタル情報信号を
   RAMに書き込み、読み出すようにして所定の遅
   延量を与えるデジタル信号処理装置において、上
   記RAMにマトリツクス状のＸアドレス及びＹア
   ドレスを与え、上記Ｘアドレスを順次進める毎に
   上記Ｙアドレスを上記所定の遅延量に対応する量
   だけ進めるように上記デジタル情報信号の書込み
   （又は読出し）動作を行うとともに、上記Ｘアド
   レスを順次進めるように上記デジタル情報信号の
   読出し（又は書込み）動作を行うように上記
   RAMを制御し、上記RAMから上記所定の配列と
   異なる配列のデジタル情報信号を得るようになさ
   れたデジタル信号処理装置。