JPS613544A - 同期クロツク再生装置 - Google Patents
同期クロツク再生装置Info
- Publication number
- JPS613544A JPS613544A JP59123441A JP12344184A JPS613544A JP S613544 A JPS613544 A JP S613544A JP 59123441 A JP59123441 A JP 59123441A JP 12344184 A JP12344184 A JP 12344184A JP S613544 A JPS613544 A JP S613544A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse
- counter
- count value
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデジタルデータをシリアル転送した場合に、
受信側において上記デジタルデータを抜き取るときに用
いられる同期クロックを得る同期クロック再生装置に関
する。
受信側において上記デジタルデータを抜き取るときに用
いられる同期クロックを得る同期クロック再生装置に関
する。
背景技術とその問題点
例えばコンピュータにおいてはデータ処理は１ワード（
１バイト）単位で行われるが、コンピュータ相互間や端
末相互間のデータ通信は、通常、シリアルデータ転送が
なされる。この場合に、受信側では１ワ一ド単位のデー
タに逆変換されるが、シリアルデータであるのでワード
毎の同期を取る必要がある。
１バイト）単位で行われるが、コンピュータ相互間や端
末相互間のデータ通信は、通常、シリアルデータ転送が
なされる。この場合に、受信側では１ワ一ド単位のデー
タに逆変換されるが、シリアルデータであるのでワード
毎の同期を取る必要がある。
この同期方法として例えば調歩同期方式が一般に用いら
れる。この調歩同期伝送の代表的なものとしてＭＯＤＥ
Ｍやコンピュータ端末相互間で使用されているＲ５−２
３２Ｃ（ｆ！ＩＡ規格）インターフェースがあるが、こ
れは、１バイト（８ビット）のデータの前に１ビットの
スタートビットを設け、これを基に後続データの取り込
みタイミングを決定するものである。
れる。この調歩同期伝送の代表的なものとしてＭＯＤＥ
Ｍやコンピュータ端末相互間で使用されているＲ５−２
３２Ｃ（ｆ！ＩＡ規格）インターフェースがあるが、こ
れは、１バイト（８ビット）のデータの前に１ビットの
スタートビットを設け、これを基に後続データの取り込
みタイミングを決定するものである。
ところで、この方式においてはスタートビットの後続デ
ータに位相シフト等の変動がなければ全く問題ないが、
データの伝送線路や信号回路系の特性から、あるいは磁
気記録再生系をデータを通した場合に電磁変換や回転む
ら等の諸特性の影響によって、データには位相変動が生
じるためスタートビットによって決定したデータの取り
込みタイミングが全ての後続データの各ビットに対して
必ずしも適正でない場合が生じ、原データを正しく再生
できず、伝送誤りとなる。これは特に１ワードについて
データ長（ビット数）が長い方式では顕著である。この
ため、従来、信号伝送系の諸特性を厳重に整合させる必
要があった。
ータに位相シフト等の変動がなければ全く問題ないが、
データの伝送線路や信号回路系の特性から、あるいは磁
気記録再生系をデータを通した場合に電磁変換や回転む
ら等の諸特性の影響によって、データには位相変動が生
じるためスタートビットによって決定したデータの取り
込みタイミングが全ての後続データの各ビットに対して
必ずしも適正でない場合が生じ、原データを正しく再生
できず、伝送誤りとなる。これは特に１ワードについて
データ長（ビット数）が長い方式では顕著である。この
ため、従来、信号伝送系の諸特性を厳重に整合させる必
要があった。
発明の目的
この発明はシリアルデータ伝送系に位相歪が生じるよう
な場合においても受信側において原データの再現が確実
にできるようにする同期クロック再生装置を提供しよう
とするものである。
な場合においても受信側において原データの再現が確実
にできるようにする同期クロック再生装置を提供しよう
とするものである。
発明の概要
この発明は、原データの１ビット分に対してＮ（Ｎは３
以上の整数）個のクロックパルスを含むような周波数の
基準クロック信号を発生するクロック発生回路と、Ｎ進
のカウンタと、原データが伝送系を介して得られた伝送
データのエツジを検出する回路とを有し、伝送データの
エツジとエツジとの間に含まれる上記クロックパルスの
数が上記Ｎの整数倍より少ないときは上記カウンタのカ
ウント値を余分に進ませ、Ｎの整数倍より多いときはカ
ウント値を所定カウント値だけ休止するとともにカウン
ト値が特定値のとき伝送データの抜き取り用のパルスを
得るようにした同期クロック再生装置であって、データ
伝送系の信頼性が向上し、また、伝送系の諸要素を厳密
に整合または調整する技術、工数が低減されるものであ
る。
以上の整数）個のクロックパルスを含むような周波数の
基準クロック信号を発生するクロック発生回路と、Ｎ進
のカウンタと、原データが伝送系を介して得られた伝送
データのエツジを検出する回路とを有し、伝送データの
エツジとエツジとの間に含まれる上記クロックパルスの
数が上記Ｎの整数倍より少ないときは上記カウンタのカ
ウント値を余分に進ませ、Ｎの整数倍より多いときはカ
ウント値を所定カウント値だけ休止するとともにカウン
ト値が特定値のとき伝送データの抜き取り用のパルスを
得るようにした同期クロック再生装置であって、データ
伝送系の信頼性が向上し、また、伝送系の諸要素を厳密
に整合または調整する技術、工数が低減されるものであ
る。
実施例
第１図はこの発明装置の一実施例の系統図を示すもので
ある。
ある。
この例においては、伝送されてきたシリアルデータＴＲ
ＤＡ （第２図Ｃ）が入力端ｆｉ＋を通じて雑音除去回
路（２）に供給される。この場合、シリアルデータＴＲ
Ｄ＾は例えば磁気記録再生系を通ったデータであって、
原データ０ＲＤＡ （同図Ｂ）に対して位相変動を受け
たものとなっている。
ＤＡ （第２図Ｃ）が入力端ｆｉ＋を通じて雑音除去回
路（２）に供給される。この場合、シリアルデータＴＲ
Ｄ＾は例えば磁気記録再生系を通ったデータであって、
原データ０ＲＤＡ （同図Ｂ）に対して位相変動を受け
たものとなっている。
雑音除去回路（２）には、また、データの伝送速度の４
倍、すなわち原データの１ビットについて４クロツクパ
ルスが含まれるような周波数のクロックパルスＣＬＫ
（第２図Ａ）がクロック発生回路（３）より供給される
。そして、この雑音除去回路（２）においてはデータＴ
ＲＤＡのパルス幅がクロックパルスＣＬＫの数が３未満
であるときこれを雑音として除去する。これはクロック
パルスＣＬＫはデータの伝送速度の４倍であり、データ
のパルス幅中に３パルス未満しか存在しないということ
がないからそれは雑音とみなせること及び後段において
データＴＲＤＡのエツジ情報を使用するため、この雑音
による誤動作を防止するためである。
倍、すなわち原データの１ビットについて４クロツクパ
ルスが含まれるような周波数のクロックパルスＣＬＫ
（第２図Ａ）がクロック発生回路（３）より供給される
。そして、この雑音除去回路（２）においてはデータＴ
ＲＤＡのパルス幅がクロックパルスＣＬＫの数が３未満
であるときこれを雑音として除去する。これはクロック
パルスＣＬＫはデータの伝送速度の４倍であり、データ
のパルス幅中に３パルス未満しか存在しないということ
がないからそれは雑音とみなせること及び後段において
データＴＲＤＡのエツジ情報を使用するため、この雑音
による誤動作を防止するためである。
第３図はこの雑音除去回路の一例で、３個の０７９７１
７０７１回路（２１） （２２） （２３）と２個
のアンドゲート（２４） （２５）とＪＫフリップフ
ロップ回路（２６）とからなっている。
７０７１回路（２１） （２２） （２３）と２個
のアンドゲート（２４） （２５）とＪＫフリップフ
ロップ回路（２６）とからなっている。
クロック発生回路（３）からのクロックパルスＣＬＫ（
第４図Ａ）は３個の０７９７１７０７１回路（２１）
（２２） （２３）のクロック端子に供給される。
第４図Ａ）は３個の０７９７１７０７１回路（２１）
（２２） （２３）のクロック端子に供給される。
また、このクロックパルスＣＬＫを同期関係のない伝送
データＴＲＤＡ （第４図Ｂ）が０７９７１７０７１回
路（２１）のＤ端子に供給される。よって、この回路（
２１）からはクロックパルスＣＬＫの立ち上がりに同期
したデータＴＲＤ＾の遅延信号が出力Ｑｒ（同図Ｃ）と
して得られる。この出力Ｑ１は０７９７１７０７１回路
（２２）のＤ端子に供給されるのでこれよりはざらに１
クロック分遅れた信号が出力Ｑ２ （同図Ｄ）として
得られ、さらにこの出力Ｑ２がＤフリソプフロンプ回路
（２３）のＤ端子に供給されてさらに１クロック分遅れ
た信号がその出力Ｑ３（同図Ｅ）として得られる。そし
て、これら０７９７１７０７１回路（２１） 、 （
２２） 。
データＴＲＤＡ （第４図Ｂ）が０７９７１７０７１回
路（２１）のＤ端子に供給される。よって、この回路（
２１）からはクロックパルスＣＬＫの立ち上がりに同期
したデータＴＲＤ＾の遅延信号が出力Ｑｒ（同図Ｃ）と
して得られる。この出力Ｑ１は０７９７１７０７１回路
（２２）のＤ端子に供給されるのでこれよりはざらに１
クロック分遅れた信号が出力Ｑ２ （同図Ｄ）として
得られ、さらにこの出力Ｑ２がＤフリソプフロンプ回路
（２３）のＤ端子に供給されてさらに１クロック分遅れ
た信号がその出力Ｑ３（同図Ｅ）として得られる。そし
て、これら０７９７１７０７１回路（２１） 、 （
２２） 。
（２３）の出力Ｑｌ 、Ｑ２ 、Ｑ３がそれぞれ極性反
転されてアンドゲート（２４）に供給されて、これより
出力Ｑ１の立ち上がり（ノイズを除く）時点で立ち下が
りを有する出力Ａｓ （同図Ｆ）が得られる。
転されてアンドゲート（２４）に供給されて、これより
出力Ｑ１の立ち上がり（ノイズを除く）時点で立ち下が
りを有する出力Ａｓ （同図Ｆ）が得られる。
また、出力Ｑ１＋ Ｑ２．Ｑ３はそれぞれそのままの
アンドゲート（２５）に供給されてこれより出力Ｑ１の
立ち下がり（ノイズを除く）時点て立ちドがりを有する
出力Ａ２ （同図Ｇ）が得られる。
アンドゲート（２５）に供給されてこれより出力Ｑ１の
立ち下がり（ノイズを除く）時点て立ちドがりを有する
出力Ａ２ （同図Ｇ）が得られる。
これらアンドゲート（２４）及び（２５）の出力Ａ１及
びＡ２はそれぞれＪＫフリップフロップ回路（２６）の
Ｊ端子及びに端子に供給されるとともにこのＪＫフリッ
プフロップ回路（２６）にクロックパルスＣＬＫがその
クロック端子に供給されて、これよりはシリアルデータ
ＴＲＤＡからノイズ分が除去されるとともにデータＴＲ
ＤＡがクロックパルスＣＬＫに同期させられた出力５Ｙ
ＤＡ （第４図Ｈ１第２図Ｄ）が得られる。
びＡ２はそれぞれＪＫフリップフロップ回路（２６）の
Ｊ端子及びに端子に供給されるとともにこのＪＫフリッ
プフロップ回路（２６）にクロックパルスＣＬＫがその
クロック端子に供給されて、これよりはシリアルデータ
ＴＲＤＡからノイズ分が除去されるとともにデータＴＲ
ＤＡがクロックパルスＣＬＫに同期させられた出力５Ｙ
ＤＡ （第４図Ｈ１第２図Ｄ）が得られる。
この出力５ＹＤＡ＆よエツジ検出回路（４）に供給され
る。
る。
また、クロックパルスＣＬＫがこのエツジ検出回路（４
）に供給され、これよりは出力５ＹＤＡの立ち上がり及
び立ち下がりのエツジで立ち上がる検出パルスＥＤ（第
２図Ｅ）が得られる。
）に供給され、これよりは出力５ＹＤＡの立ち上がり及
び立ち下がりのエツジで立ち上がる検出パルスＥＤ（第
２図Ｅ）が得られる。
エツジ検出パルスＥＤはアンドゲート（５）及び（６）
さらにオアゲート（７）を通じて４進カウンタ（８）の
クリア端子に供給される。
さらにオアゲート（７）を通じて４進カウンタ（８）の
クリア端子に供給される。
一方、この４進カウンタ（８）のクロック端子にはクロ
ック発生回路（３）からのクロックパルスＣＬＫが供給
され、そのカウント値情報がデコーダ（９）に供給され
ている。このデコーダ（９）においてはカウンタ（８）
でのカウント値がｌ−０Ｊ、’ｒ２Ｊ、ｒ３Ｊのときそ
れぞれ“１゛になるパルスＤ ｏ ＋ Ｄ ２ 。
ック発生回路（３）からのクロックパルスＣＬＫが供給
され、そのカウント値情報がデコーダ（９）に供給され
ている。このデコーダ（９）においてはカウンタ（８）
でのカウント値がｌ−０Ｊ、’ｒ２Ｊ、ｒ３Ｊのときそ
れぞれ“１゛になるパルスＤ ｏ ＋ Ｄ ２ 。
Ｄ３ （１クロック分のパルス幅を有する）が得られる
。そして、パルスＤｏはアンドゲート（５）に、パルス
Ｄ２はアンドゲート（６）に、それぞれ供給される。し
たがって、アンドゲート（５）からはカウント値が「０
」のときにエツジ検出パルスＥＤが得られた場合に“１
”になる出力が得られ、これによりカウンタ（８）がク
リアされて次のパルスＣＬＫが供給されてもカウント値
が「０」のままとされる。つまり、カウンタ（８）はパ
ルスＣ，ＬＫのカウントを１回休止する。また、アンド
ゲート（６）からはカウント値が「２」のときにエツジ
検出パルスが得られた場合に“ｌ”になる出力が得られ
、これによりカウンタ（８）がクリアされて次のパルス
ＣＬＫではカウント値が「０」にされる。つまり、カウ
ンタ（８）はカウント値を「１」だけ進ませられること
になる。
。そして、パルスＤｏはアンドゲート（５）に、パルス
Ｄ２はアンドゲート（６）に、それぞれ供給される。し
たがって、アンドゲート（５）からはカウント値が「０
」のときにエツジ検出パルスＥＤが得られた場合に“１
”になる出力が得られ、これによりカウンタ（８）がク
リアされて次のパルスＣＬＫが供給されてもカウント値
が「０」のままとされる。つまり、カウンタ（８）はパ
ルスＣ，ＬＫのカウントを１回休止する。また、アンド
ゲート（６）からはカウント値が「２」のときにエツジ
検出パルスが得られた場合に“ｌ”になる出力が得られ
、これによりカウンタ（８）がクリアされて次のパルス
ＣＬＫではカウント値が「０」にされる。つまり、カウ
ンタ（８）はカウント値を「１」だけ進ませられること
になる。
また、パルスＤ３はオアゲート叫を介してデータ抜き取
りパルスとしてデータ抜き取り回路（１１）に供給され
る。
りパルスとしてデータ抜き取り回路（１１）に供給され
る。
データＴＲＤＡが位相偏倚なく原データに等しいとした
ときは、データの最初のエツジでカウンタ（８）がクリ
アされるとすると、パルスＤ３はエツジ検出パルスＥＤ
と等しくなる。よって、このパルスＤ３をデータ抜き取
りパルスとしてその立ち下がりでデータＴＲＤＡをデー
タ抜き取り回路（１１）においてサンプリングすれば原
データが正しく抜き取れる。
ときは、データの最初のエツジでカウンタ（８）がクリ
アされるとすると、パルスＤ３はエツジ検出パルスＥＤ
と等しくなる。よって、このパルスＤ３をデータ抜き取
りパルスとしてその立ち下がりでデータＴＲＤＡをデー
タ抜き取り回路（１１）においてサンプリングすれば原
データが正しく抜き取れる。
しかし、データＴＲＤＡには位相偏倚があり、必ずしも
カウント値「３」のときにエツジ検出パルスＥＤが得ら
れない。このためアンドゲート（５）及び（６）により
その位相偏倚骨に見合った補正が前述のクリア動作によ
りなされるものである。
カウント値「３」のときにエツジ検出パルスＥＤが得ら
れない。このためアンドゲート（５）及び（６）により
その位相偏倚骨に見合った補正が前述のクリア動作によ
りなされるものである。
すなわち、カウント値「０」のときにエツジ検出パルス
ＥＤが得られたということはデータの１ビット分の幅が
４クロック分よりも長い方向に偏倚したことを意味する
から、カウントを１回休ませれば１クロック分時間を伸
ばしたことになり、データＴＲＤＡに対応するようにな
る。
ＥＤが得られたということはデータの１ビット分の幅が
４クロック分よりも長い方向に偏倚したことを意味する
から、カウントを１回休ませれば１クロック分時間を伸
ばしたことになり、データＴＲＤＡに対応するようにな
る。
一方、カウント値「２」のときにエツジ検出パルスＥＤ
が得られたということはデータの１ビット分の幅が４ク
ロック分より短くなる方向に偏倚していることを意味す
るから、カウント値を１クロック分余分に進ませ°ζお
けば時間がつまったようになりデータＴＲＤ＾に対応す
るようになるのである。
が得られたということはデータの１ビット分の幅が４ク
ロック分より短くなる方向に偏倚していることを意味す
るから、カウント値を１クロック分余分に進ませ°ζお
けば時間がつまったようになりデータＴＲＤ＾に対応す
るようになるのである。
なお、このカウント値１２」のときにエツジ検出パルス
ＥＤが得られた場合にカウンタ（８）をクリアしてしま
うとデータ抜き取りパルスとしてのパルスＤ３はカウン
タ（８）がカウント値「３」にならないため発生しない
。そこで、アンドゲート（６）の出力がオアゲー）Ｑ（
１）を通じてデータ抜き取りパルスとしてデータ抜き取
り回路（１１）に供給される。
ＥＤが得られた場合にカウンタ（８）をクリアしてしま
うとデータ抜き取りパルスとしてのパルスＤ３はカウン
タ（８）がカウント値「３」にならないため発生しない
。そこで、アンドゲート（６）の出力がオアゲー）Ｑ（
１）を通じてデータ抜き取りパルスとしてデータ抜き取
り回路（１１）に供給される。
以上のように制御されるカラン外４８）のカウント値の
変化を第２図Ｆに、オアゲートα０）から得られるデー
タ抜き取りパルスＰＤを同図Ｇに示す。
変化を第２図Ｆに、オアゲートα０）から得られるデー
タ抜き取りパルスＰＤを同図Ｇに示す。
前述もしたようにデータＴＲＤＡは回路（１１）におい
て、パルスＰＤの立ち下がり時点でサンプリングされる
ことによりデータが抜き取られるもので、第２図Ｇに示
すように抜き取られたデータは原データＯＲＤ＾に合致
しているものである。
て、パルスＰＤの立ち下がり時点でサンプリングされる
ことによりデータが抜き取られるもので、第２図Ｇに示
すように抜き取られたデータは原データＯＲＤ＾に合致
しているものである。
なお、以上の例ではデータ伝送速度の４倍のクロックを
用いたので、カウンタとして４道のカウンタを用いてい
る。そして、７４進カウンタであることから、データの
位相偏倚に追従させる制御はカウンタをクリアさせるだ
けでできる。
用いたので、カウンタとして４道のカウンタを用いてい
る。そして、７４進カウンタであることから、データの
位相偏倚に追従させる制御はカウンタをクリアさせるだ
けでできる。
しかし、この発明はこのようにデータ伝送速度の４倍ク
ロック及び４進カウンタを用いるものに限られるもので
はない、要は伝送速度の３倍以上のクロック及び３道以
上のカウンタを用い、そのカウント値とデータエツジと
の関係からカウンタのカウントを休止し、あるいは進ま
せるようにすればよい。休止あるいは進ませるカウント
値は「１」に限られるものでないことは明らかであろう
。
ロック及び４進カウンタを用いるものに限られるもので
はない、要は伝送速度の３倍以上のクロック及び３道以
上のカウンタを用い、そのカウント値とデータエツジと
の関係からカウンタのカウントを休止し、あるいは進ま
せるようにすればよい。休止あるいは進ませるカウント
値は「１」に限られるものでないことは明らかであろう
。
なお、第１図の例は伝送速度の変動に換算して４１５以
上４／３以下の定常偏差、また短時間の変動であれば２
／３を越え、２／１未満の偏差のある直列信号からデー
タを抜き取るタイミングに適合したクロックを再生する
ことができるものである。
上４／３以下の定常偏差、また短時間の変動であれば２
／３を越え、２／１未満の偏差のある直列信号からデー
タを抜き取るタイミングに適合したクロックを再生する
ことができるものである。
発明の効果
この発明においては伝送データそのものからも同期情報
を得るようにしたので、従来の調歩同期方式の場合のよ
うにスタートビットのみからデータ抜き取りタイミング
を決定する場合に比べて伝送系の諸要素の影響によるデ
ータ誤りの少ないデータ抜き取りパルスを得ることがで
きる。このため伝送系の信頼性が向上する。
を得るようにしたので、従来の調歩同期方式の場合のよ
うにスタートビットのみからデータ抜き取りタイミング
を決定する場合に比べて伝送系の諸要素の影響によるデ
ータ誤りの少ないデータ抜き取りパルスを得ることがで
きる。このため伝送系の信頼性が向上する。
また、そのための構成はデータのエツジを検出する回路
と、カウンタと、このカウンタのカウント値を制御する
手段により実現できるので、ＰＬＬ回路を同期クロック
昇化に用いる場合に比較して、調整が不要になり、また
デジタル化が容易でありＩＣ化にも好適であるという特
長がある。
と、カウンタと、このカウンタのカウント値を制御する
手段により実現できるので、ＰＬＬ回路を同期クロック
昇化に用いる場合に比較して、調整が不要になり、また
デジタル化が容易でありＩＣ化にも好適であるという特
長がある。
第１図はこの発明装置の一例の系統図、第２図はその説
明のためのタイムチャート、第３図はその一部回路の具
体例の一例のブロック図、第４図は第３図の回路の説明
のための図である。 （３）はクロック発生回路、（４）はエツジ検出回路、
１Ｂ）はカウンタである。 第１図
明のためのタイムチャート、第３図はその一部回路の具
体例の一例のブロック図、第４図は第３図の回路の説明
のための図である。 （３）はクロック発生回路、（４）はエツジ検出回路、
１Ｂ）はカウンタである。 第１図
Claims (1)
- 原データの１ビット分に対してＮ（Ｎは３以上の整数）
個のクロックパルスを含むような周波数の基準クロック
信号を発生するクロック発生回路と、Ｎ進のカウンタと
、上記原データが伝送系を介して得られた伝送データの
エッジを検出する回路とを有し、上記エッジとエッジと
の間に含まれる上記クロックパルスの数が上記Ｎの整数
倍より少ないときは上記カウンタのカウント値を余分に
進ませ、上記Ｎの整数倍より多いときはカウント値を所
定カウント値だけ休止するとともに上記カウント値が特
定値のとき上記伝送データの抜き取り用のパルスを得る
ようにした同期クロック再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123441A JPS613544A (ja) | 1984-06-15 | 1984-06-15 | 同期クロツク再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123441A JPS613544A (ja) | 1984-06-15 | 1984-06-15 | 同期クロツク再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613544A true JPS613544A (ja) | 1986-01-09 |
Family
ID=14860671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123441A Pending JPS613544A (ja) | 1984-06-15 | 1984-06-15 | 同期クロツク再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613544A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447127A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Digital phase control circuit |
| US7001117B2 (en) | 2003-03-28 | 2006-02-21 | Nitto Kohki Co., Ltd. | Rotary cutting apparatus |
| JP2007166179A (ja) * | 2005-12-13 | 2007-06-28 | Denso Corp | シリアル通信装置 |
-
1984
- 1984-06-15 JP JP59123441A patent/JPS613544A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447127A (en) * | 1987-08-17 | 1989-02-21 | Nec Corp | Digital phase control circuit |
| US7001117B2 (en) | 2003-03-28 | 2006-02-21 | Nitto Kohki Co., Ltd. | Rotary cutting apparatus |
| JP2007166179A (ja) * | 2005-12-13 | 2007-06-28 | Denso Corp | シリアル通信装置 |
| JP4736775B2 (ja) * | 2005-12-13 | 2011-07-27 | 株式会社デンソー | シリアル通信装置 |
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