KR910006000B1 - 고속 데이타-클럭동기프로세서 - Google Patents

Abstract

내용 없음.

Description

고속 데이터-클럭동기프로세서

제1도는 본 발명의 제1실시예에 따른 논리 다이어그램이다.

제2도는 본 발명의 제2실시예에 따른 논리 다이어그램이다.

* 도면의 주요부분에 대한 부호의 설명

16 : 클럭-지연 위상 발생기 20 : 클럭-지연 위상 스냅셔트 프로세서

24 : 클럭 에지 프로세서 26 : 최적 클럭-위상 세트 프로세서

28 : 최적 클럭 위상 셀렉터 34, 34a : 에지 레지스터

36 : 스냅-셔트 윈도우 발생기

68, 68a : 데이터 및 클럭경로 균형 장치

84 : 최적 클럭-위상 셀렉터

본 발명은 디지털데이타-클럭동기프로세서에 관한 것으로, 특히 에러없이 수신하기 위해 수신된 직렬데이터를 국부수정클럭으로 동기화시키는 디지털 프로세서에 관한 것이다.

매우 높은 데이터율로 단일 데이터 경로를 통해 에러없이 데이터를 전송하기 위해서는(특히 데이터율이 전자 데이터 전송기 및 수신기의 작동 속도 한계에 도달할 때), 수신된 데이터를 수신기 국부클럭으로 정확하게 동기화시키는 문제는 반드시 극복되어야 한다. 앞서, 상기 문제는 데이터율보다 더 높은 주파수의 타이밍신호로 전송하기에 앞서 데이터를 부호화함으로써 처리되어졌다. 그 다음, 유사한 수단에 의해 수신기는 수신된 신호를 데이터와 타이밍신호로 다시 복호화시켰다. 재발생된 타이밍신호는, 만약 수신기가 데이터버스시스템의 한 부분이었다면, 데이터수신 및/또는 전송매질로의 데이터 재전송을 위한 국부클럭으로 사용되었다. 상기 전술한 방식은 두가지 중요한 결점을 가진다. :

1) 데이터를 부호화하는 타이밍신호는 그 데이터율보다 더 높은 주파수의 신호이어야 한다. 이러한 이유 때문에, 데이터율은 전송 매질의 대역폭보다 현저히 더 낮은 대역폭으로 머무른다. : 그리고 2) 데이터버스 시스템에서, 버스상에 연결되어지는 스테이션의 수는 한정된다. 복호화된 데이터로부터 추출되는 클럭은 데이터를 매질로 다시 재전송하는데 사용된다. 상기 방식은 데이터와 클럭 각각이 나머지를 발생하기 위해 페루우프에서 사용되기 때문에 데이터와 클럭 둘다에 왜곡을 누적한다.

본 발명은 어떤 부가적인 타이밍 정보교환이 필요없이 디지탈 전자 장치에 의해 허용된 최대 가능속도에서 둘이상의 장치사이에 NRZ(non-return to zero) 방식 데이터 교환을 허용한다. 본 발명을 사용한 수신장치는 자신의 수정클럭으로부터 최적 수신 클럭-위상을 발생할 수 있는데, 이것은 사용된 클럭과 논리소자의 정확도에 의해 한정되는 메시지의 최대 사이즈까지 어떠한 정보의 손실없이 수신 데이터를 레지스터에 스트로브(strobe)한다.

상기 새로 발명된 프로세서는 다음의 이유 때문에 상기 결점 둘다가 없어진다. :

1) 부호화되지 않은 데이터가 전송 매질상에 위치하도록 한다. 그것만으로, 데이터율은 전송매질의 대역폭에 도달 할 수 있다. : 그리고 2) 각 수신된 데이터 블록의 초기에서 수신기가 데이터의 수신 및 재전송을 위해 자신의 수정클럭의 위상을 선택하도록 한다. 데이터클럭으로서 사용된 선택된 클럭 위상은 전체 수신/재전송 작동에 대해 고정된 채 있는다. 고정된 데이터클럭을 사용함으로써, 수신기는 수신된 데이터가 재전송될 때 매질상에 새신호를 위치시키며 : 어떠한 데이터 왜곡도 제거된다. 신호 왜곡 혼합의 제거는 데이터 버스에 연결 가능한 스테이션의 수 제한을 없앤다.

이하, 첨부된 도면을 참조로 설명하면 다음과 같다.

제1도는 본 발명의 한 실시예를 이루는 고속 데이터-클럭동기프로세서의 하드웨어적 실현에 해당하는 논리다이어그램이다. 프로세서의 목적은 종래 기술과 관련된 전술한 단점들이 제거된 데이터클럭을 발생하는 것이다. 본 발명의 프로세서에 의해 발생되는 데이터클럭은 클럭-지연 위상 발생기(16)를 통해 일련의 병렬지연출력을 겪는 국부수정클럭(10)을 이용한다. 클럭-지연 위상 발생기(16)로부터의 병렬 출력 신호(18)는 연속적으로 동일하게 지연된다. 나머지 하드웨어의 목적은 데이터가 제공되는 모든 회로의 정확한 동기를 위한 데이터클럭으로서 작용할 최적 클럭 위상을 나타내는 다양한 지연출력들중의 특정 클럭 위상을 선택하는 것이다. 클럭-지연 위상 발생기에서 지연의 수는 상이한 동기 정확성을 수용하도록 변할 수 있다.

최적 클럭 위상의 선택은 단시간 간격(윈도우)(36)동안 모든 지연된 위상신호(18)의 논리레벨을 샘플하고 클럭 에지 프로세서(24)에 샘플된 레벨을 주는 클럭-지연 위상 스냅셔트 프로세서(20)에서 시작한다. 프로세서는 주로 윈도우동안 특정 클럭위상레벨의 에지 또는 천이를 탐지하는 일정레벨의 게이트들로 구성된다. 클럭 에지 프로세서(24)로부터의 병렬출력은 최적 클럭-위상 세트 프로세서(26)에 입력되는데, 이 프로세서(26)는 천이를 증명하는 병렬 클럭위상들중 어떤 것이 사용된 특정 디지털 전자장치 집합으로 인해 요구되어지는 특정 천이(상승에지 또는 하강에지)을 겪는지를 결정한다. 최종 최적 클럭 위상 선택은 최적 클럭 위상 셀렉터(28)로서 나타낸 또 다른 레벨의 논리회로에서 일어난다. 상기 최종 최적 클럭 위상 셀렉터(28)에는 클럭-지연 위상 발생기(16)로부터의 본래 클럭-지연 위상들의 각자 보수(補數)와 함께 최적 클럭- 위상 세트 프로세서(26)의 병렬 발생 출력이 제공된다. 최적 클럭 위상 셀렉터(28)의 각 게이트로부터의 출력은 게이트(62)에서 합해지고 그 결과는 출력 단자(14)와 그의 보수 출력 단자(64)상의 최적 데이터클럭이 될 것이다.

데이터는 클럭-지연 위상 스냅셔트 프로세서(20)에 제공되어지는데 특히 입력단자(12)에 의해 스냅-셔트 윈도우 발생기(36)에 제공되어지며 그것은 클럭-지연 위상 스냅셔트 프로세서(20)용 윈도우 시간간격의 발생을 제어하는 데이터 메시지이다.

제1도의 회로를 좀더 상세히 고려하면, 클럭-지연 위상 발생기(16)는 다중 병렬탭으로 디지털 지연선을 형성하도록 다수의 직렬로 연결된 디지털 지연(30)을 포함함을 알수 있다. 예에서는 C₀-C₅로 도시한 C세트로서 언급된 연속적으로 지연된 국부수정클럭신호들은 클럭-지연 위상 발생기(16)의 출력탭이 있다. 상기 세트는 다음과 같이 정의된다.

C={C₀,C₁‥‥,C_k}

여기서 : C₀는 국부클럭신호이고 C_k는 가장 많이 지연된 클럭신호이다.

클럭신호의 상기 C세트는 에지 레지스터(34)의 해당단자(D₀-D₅)에 입력된다. 에지 레지스터로의 입력은 연속적으로 변할 것이며, 클럭천이가 발생되고 기록가능 펄스가 레지스터 입력 단자

에 인가되어질 때만 레지스터는 작동될 것이다. 그러한 가능신호가 에지 레지스터(34)에 제공되어지는 동안, ＂스냅셔트 윈도우＂는 레지스터(34)가 단자(D₀-D₅)에 나타나는 해당 디지털 레벨을 기록하도록 충분한 시간동안 발생된다. 그러한 타임윈도우 발생수단은 스냅셔트 윈도우 발생기(36)에 의해 성취된다. 스냅셔트 윈도우 발생기는 제2상호접속된 플립플롭(38,40)을 포함한다. 시스템 리세트 펄스는 플립플롭(38)의 제1입력단자에 연결된 입력선(41)상에 나타날 것이다. 상기 단자로의 입력은 발생기 플립플롭 초기상태로 리세트할 것이다.

데이터 블록이 데이터 입력선(12)상에 나타날 때, 제2플립플롭(40)은 레지스터 입력선(42)을 따라 펄스를 발생하도록 세트되는데, 이것은 입력 데이터의 제1펄스동안 발생할 윈도우 주기동안 에지 레지스터(34)밖으로의 C세트 기록을 가능하게 한다. 그때 입력선(12)상의 데이터는 직렬지연(66)을 통해 지연되고 나머지 지연의 출력은 에지 레지스터 출력(Q₀-Q₅)로부터 기록된 기억레벨들의 출력을 클럭하도록 에지 레지스터(34)의 CLK단자에 클럭입력을 형성한다. 상기 출력으로부터, C세트에 상응하고 S₀-S₅로서 나타낸 제2레벨들 세트(S세트)는 일반적으로 참조부호(22)로 나타낸다. k+1 2진 값의 상기 세트는 다음처럼 정의된다.

S={S₀,S₁,‥‥‥,S_k}

스냅셔트 윈도우 발생기(36)는 윈도우가 열려지는 시간에서 에지 레지스터(34)에 있는 C세트의 스냅셔트 픽쳐(picture)를 허용하며 신호에지는 클럭킹동안 나타난다. 스냅셔트의 연속 또는 불연속수는 발생기에 의해 선택되어질 수 있다. 데이터 블록의 제1에지만이 C세트의 스냅셔트동안 사용되어질 때, 단일의 고정 지연-위상은 전체 데이터 블록에 대해 선택되어 진다.

그 다음 레벨의 논리(24)는 클럭 에지 프로세서로서 나타낸다. 상기 유니트는 S세트 입력하고 46에 E세트로 불리어지는 2진 세트를 발생한다. E세트는 S세트의 인접값들의 각쌍을 비교함으로써 발생되는 K2진 값들을 포함한다. E_j=0의 값은 5세트의 불연속점을 나타낸다.

E세트는 다음처럼 정의된다.

E={E1,E2,‥‥‥,Ek}

여기서;

프로세서가 동일한 게이트(44)를 포함하는 단일 게이팅 레벨의 논리를 포함할 수 있음을 알 수 있을 것이다. 예를 들어 특정 게이트의 출력은 S세트의 인접 레벨들이 S세트에서 ＂에지＂나 천이영역을 나타내어 다를때는 2진 0레벨이 발생되어지는 반면에 S세트의 인접 입력들이 동일할 때 2진레벨 1을 발생할 수 있다.

다음 레벨의 논리는 제2입력이 S세트의 해당선에 연결되어지는 반면에 제1입력은 E세트의 해당선에 연결된 다수의 동일한 게이트(48)를 포함하는 최적 클럭 위상 세트 프로세서(26)이다. 그러므로, 예를들어 최상의 게이트(48)는 E₁과 S₁으로 주어진다. 게이트(48)의 출력은 참조부호 50으로 표시한 P세트(P₁-P₅)로 불리어지는 2진세트를 발생한다. 상기 세트는 다음으로 정의된다.

P={P₁,P₂,‥‥‥,P_k}

여기서; 상기 세트의 항은 이진값 P_j=E_j+S_j-1로 정의된다.

항 P_j=0은 j점에서 S세트상에 0부터 1까지의 값의 천이를 나타낸다. 만약 1대 0천이가 사용된 디지탈 전자 집합체로 인해 선택되어지도록 요구되어진다면, P_j는 P_j=E_j+S_j로 정의된다.

P세트의 k출력항은 P세트의 모든 다른항[출력(52)과 같은]역의 합산기(54)에서의 2진합이다. 즉 :

최적 위상선택 과정의 마지막기능은 56과 58과 같은 동일 게이트에 의해 수행되는 레벨논리를 포함하는 최적 클럭 위상 셀렉터(28)에 의해 수행된다. 최상위 게이트(58)에는 합산기(54)에서의 k출력과 클럭-지연 위상 C₀의 보수를 나타내는 제2입력이 주어진다. 나머지 게이트는 P세트의 해당출력과 C세트의 해당보수에 각각 연결된다. 최상위 게이트(58)와 나머지 게이트(56)에서의 반전 출력은 게이트(62)에서 합해지거나 상호 OR된다. 그러므로, 최적 클럭 위상 셀렉터(28)는 P세트를 입력하고 수신된 데이터의 재전송 또는 수싱용 데이터클럭으로서 사용되는 최적 클럭 위상을 P세트에서 선택한다. 데이터클럭은 다음으로 정의된다;

데이터클럭

여기서 합과 곱은 2진 작동을 나타낸다. 합게이트(62)의 출력(14)은 데이터클록신호를 반송하고 반면에 출력(16)은 그의 보수를 반송한다. 상기 데이터클럭 출력들은 그 자체만으로는 본 발명의 일부분을 형성하지 않는 적당한 수신기 또는 전송회로의 데이터클럭입력에 연결될 수 있다.

제1도에 도시된 예에서, P세트 입력상에 작동하는 클럭과 지연 클럭신호에서의 C₄의 보수로부터의 출력(60)은 셀렉터(28)의 나머지 게이트와 비교될 때 유일한 출력을 제공한다. 따라서, 데이터 클럭 출력(14와64)은 C₄의 최적 클럭 위상과 그의 보수에 상응할 것이다. 이것은 입력선(12)에 따른 데이터 입력의 개시후에 선택된 방향으로 제 1천이는 에지를 제공하는 지연 클럭신호일 것이다. 상기 최적 클럭은 전체 데이터 메시지에 대해 연결된 이용장치(도시안함)용 국부 발생 클럭으로 존재할 것이다. 새로운 데이터 메시지가 발생할 때, 최적 클럭선택은 반복된다. 클럭 및 데이터의 경로에서 시간 균등성의 유지는 상기 과정동안 작동에 중요하다. 균등성을 이루기 위해, 데이터는 데이터 및 클럭 경로 균형장치(68)의 지연을 통해 전송되어짐으로써 연속적으로 지연된다. 지연은 클럭경로의 지연과 동일하다. 데이터 및 클럭경로 균형장치(68)의 마지막 게이트(69)는 본래는 입력선(12)을 따라 주어졌지만 클럭과 동기가 되기위해 필요한 지연 균등화하는 데이터 및 반전 데이터를 제공한다.

안전한 면에서 안티-록(anti-lock) 안전 제어(75)가 주어진다. 상기 제어는 적당한 데이터클럭 신호가 리세트선(78)을 따라 발생하는 동안 리세트상태로 유지되는 두 개의 상호접속 플립플롭(74와 76)으로 구성된다. 그러나, 데이터클럭이 상실될 때, 플립-플롭은 스냅셔트 윈도우 발생기 플립-플롭(38)의 세트 단자(82)와 에지 레지스터(34)의 마스터 리세트단자(80)에 세트 신호를 줄 것이다.

제2도 두 번째 실시예에서, 제1도의 프로세서(24,26) 및 최적 클럭-위상 셀렉터(28)는 최적 클럭-위상 셀렉터(84)로 대치되고 이것은 다음처럼 데이터클럭을 정의한다.

데이터클럭

여기서 : 합 및 곱은 2진작동이다.

최적 클럭-위상 셀렉터(84)는 에지 레지스터(34a)의 정규 및 반전 출력상에서 AND NOT기능을 수행하는 단일 논리레벨을 포함한다. 예를 들어, 최적 클럭-위상 셀렉터(84)의 최상위 게이트에는 클럭-지연 위상 발생기(16)에서의 상보된 C세트 지연클럭을 제공하는 선(32)으로부터의 C₀의 보수와 더불어 S₀와 S₁레벨의 보수들이 주어진다. 에지 레지스터(34a)의 입력과 출력에 나타나는 0-1 2 진레벨을 사용할 경우, 유일한 출력은 인버터 C₂입력으로 주어지는 세번째 게이트(86)로부터 발생함을 알수 있을 것이다. 이것은 최적 선택 클럭 위상을 나타내고 데이터 클럭 출력(14)에 나타나는 신호를 나타낼 것이다.

제1도 실시예의 프로세서(24,26)와 최적 클럭 위상 셀렉터(28)는 최적 클럭-위상 셀렉터(84)의 단일 논리레벨속에 압축되기 때문에. 데이터에 대한 지연 균등화는 제1도의 데이터 및 클럭경로 균형장치(68)에서의 경유에서보다 덜 있을 것이다. 따라서, 데이터 및 클럭경로 균형장치(68a)는 데이터 경로에 직렬로 연결되어 출력 단자(70)에 균등화된 지연 데이터를 출력단자(72)에 반전된 지연 데이터를 제공한다.

본 발명의 전술한 것으로부터 알 수 있는 바와 같이, 본 발명은 직렬로 지연된 국부클럭신호로부터 최적 클럭 위상을 선택함으로서 국부수정클럭으로부터 데이터클럭을 발생시킬 수 있다. 그 결과, 프로세서는 종래 부호화된 클럭 프로세서에 의해 부과된 제한이 없이 가능한 대역폭을 최대로 할 수 있다. 더욱이, 국부적으로 발생된 고정 데이터 클럭이 각 수신된 데이터 블록으로 이용가능하게 되기 때문에, 데이터의 왜곡은 피해지며 이것은 데이터버스에 연결되어질 수 있는 스테이션의 수를 확대시킨다.

본 발명이 도시한 구조의 정확한 설명에 한정되지 않으며 분명한 개조가 당분야에 숙련된 자들에게 일어날 수 있음을 알수 있다.

Claims (7)

1. 국부클럭으로부터 데이터클럭을 발생시키는 동기회로로서, 국부클럭에 연결되어 제1신호세트를 구성하는 지연클럭 위상을 발생하는 다중 탭능동 지연선 수단 ; 입력에서 제1세트에 연결되어 제2신호세트를 발생하도록 상기 동기회로에 의한 데이터의 수신다음에 미리선택된 타이밍 간격동안 클럭 위상을 샘플링하는 수단으로서, 각 클럭 위상에 연결된 입력을 가지는 레지스터와, 레지스터로부터 제1세트의 기록이 가능하도록 하고 차후의 입력 데이터에 관계없이 끊이없이 샘플된 클럭 위상을 발생하는 것이 가능하도록 레지스터를 스트로브하기 위해 리세트 신호에 의해 가능하게 되고 초기 인입 데이터에 의해 트리거되는 수단을 포함하는 상기 샘플링 수단 ; 샘플된 클럭 위상에서 미리선택된 천이의 발생을 탐지함으로써 최적 클럭 위상을 선택하는 수단 ; 그리고 데이터가 수신되는 시간 간격동안 상기 최적 클럭 위상을 데이터클록으로서 이용할 수 있게 하도록 상기 선택수단의 출력에 연결된 단자 수단; 으로 구성되고, 상기 선택수단이 다수의 게이트들을 포함하고, 상기 각 게이트에는, 상기 지연선수단에서 해당 지연 클럭 위상에 연결된 제1입력과, 어느 지연 클럭 위상이 샘플링 기간동안 원하는 천이를 겪었는지를 결정하여 최적 위상을 나타내기 위해 상기 제2세트의 연속적으로 인접한 신호들에 연결된 제2 및 제3입력들이 있고, 상기 선택수단은 상기 지연된 최적 클럭 위상을 데이터클럭으로서 발생하기 위해 입력이 상기 게이트들 모두의 출력들에 연결된 디지털 서밍 수단을 더 포함하는 ,국부클럭으로부터 데이터클럭을 발생시키는 동기회로.
2. 제1항에 있어서, 데이터클럭 및 데이터의 회로전달시간을 균등화시키기 위해 수신된 데이터를 지연하는 수단으로 구성된 동기회로.
3. 국부클럭으로부터 데이터클럭을 발생시키는 동기회로로서, 국부클럭에 연결되어 제1신호세트를 구성하는 지연클럭위상을 발생하는 다중 탭 능동지연선 수단; 입력에서 제1세트에 연결되어 제2신호세트를 발생하도록 상기 회로에 의한 데이터의 수신다음에 미리 선택된 타이밍 간격동안 클럭 위상을 샘플링하는 수단으로서, 각 클럭 위상에 연결된 입력을 가지는 레지스터와, 상기 레지스터로부터 제1세트의 기록이 가능하도록 하고 차후의 입력 데이터에 관계없이 끊임없이 샘플된 클럭 위상을 발생하는 것이 가능하도록 레지스터를 스트로브하기 위해 리세트 신호에 의해 가능하게 되고 초기 인입데이터에 의해 트리거되는 수단을 포함하는 상기 샘플링 수단; 샘플된 클럭 위상에서 미리 선택된 천이의 발생을 탐지함으로써 최적 클럭 위상을 선택하는 수단; 그리고 데이터가 수신되는 시간 간격동안 최적 클럭 위상을 데이터클록으로서 이용할 수 있게 하기 위해 상기 선택수단의 출력에 연결된 단자수단; 으로 구성되고, 상기 선택수단이 다수의 게이트들을 포함하고, 상기 선택수단은, a) 입력에서 제2세트의 연속적인 인접 신호들에 연결되어 어떤 위상이 천이를 겪는지를 나타내는 제3신호세트를 발생하는 제1다수의 게이트, b) 각각의 입력에서 제2 및 제3세트로부터의 해당 신호에 연결되어 제4신호세트를 형성하는 제2다수의 게이트, c) 각각의 입력에서 제3세트 및 지연선수단에서의 지연 클럭 위상으로부터 해당 신호에 연결되어 어떤 위상이 샘플링 간격동안 소기의 천이를 겪는 탐지함으로써 최적 위상을 나타내는 제3다수의 게이트, 그리고 d) 입력에서 제3다수의 게이트로부터의 출력 모두에 연결되어 데이터클럭으로서 최적 클럭 위상을 발생하는 디지털 서밍수단을 포함하는, 국부클럭으로부터 데이터클럭을 발생시키는 동기회로.
4. 제3항에 있어서, 데이터클럭과 데이터의 회로전달시간을 균등화시키기 위해 수신된 데이터를 지연하는 수단으로 구성된 동기회로.
5. 제1항에 있어서, 상기 디지털 서밍수단 출력에 응답하여 최적 클럭 위상을 발생하는 상기 회로의 손상을 인식함으로써 레지스터를 리세트시키는 응답수단으로 구성된 동기회로.
6. 제3항에 있어서, 디지털 서밍수단 출력에 응답하여 최적 클럭 위상을 발생하는 회로의 손상을 인식함으로써 레지스터를 리세트시키는 응답수단으로 구성된 동기회로.
7. 제3항에 있어서, 입력에서 제2다수의 게이트출력에 연결되어 제3게이트에 부족한 입력을 발생시킴으로써 리세트신호가 존재할때라도 데이터클럭을 발생시키는 제2디지탈서밍수단으로 구성된 동기회로.

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