JPS61216482A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS61216482A JPS61216482A JP60057813A JP5781385A JPS61216482A JP S61216482 A JPS61216482 A JP S61216482A JP 60057813 A JP60057813 A JP 60057813A JP 5781385 A JP5781385 A JP 5781385A JP S61216482 A JPS61216482 A JP S61216482A
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- gate
- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄い絶縁膜を介してトンネル電流により導電層
に電子の注入・引出しを行なう手段を有する不揮発性半
導体記憶装置に関するものである。
に電子の注入・引出しを行なう手段を有する不揮発性半
導体記憶装置に関するものである。
従来、薄い絶縁膜を介してトンネル電流により導電層に
電子の注入・引出しを行なう手段を有する不揮発性半導
体記憶装置（以下、単にメモリという。）は、第７図の
ような平面構造を有していた。ここで書込み・消去の原
理を説明するために第７図のＡ−Ａ’線断面図を第８図
に示す。このような構造の×（す１は例えば、Ｐ型半導
体基板１にＬ０００８法を用いてフィールド絶縁膜２、
チャンネル領域９のゲート絶縁膜およびトンネル電流を
流す薄いゲート絶縁膜３を設け、ｎ型拡散ｆｆ１ｉｓを
ゲート絶縁膜３の下に設け、さらに薄いゲート絶縁膜３
の上に浮遊ゲート６、ゲート絶縁膜７、制御ゲー）８ｔ
−順次重ねて形成することによって得られる。
電子の注入・引出しを行なう手段を有する不揮発性半導
体記憶装置（以下、単にメモリという。）は、第７図の
ような平面構造を有していた。ここで書込み・消去の原
理を説明するために第７図のＡ−Ａ’線断面図を第８図
に示す。このような構造の×（す１は例えば、Ｐ型半導
体基板１にＬ０００８法を用いてフィールド絶縁膜２、
チャンネル領域９のゲート絶縁膜およびトンネル電流を
流す薄いゲート絶縁膜３を設け、ｎ型拡散ｆｆ１ｉｓを
ゲート絶縁膜３の下に設け、さらに薄いゲート絶縁膜３
の上に浮遊ゲート６、ゲート絶縁膜７、制御ゲー）８ｔ
−順次重ねて形成することによって得られる。
このメモリに情報の書込み・消去會行なう場合には、Ｎ
型拡散層５と制御ゲート８との間に電圧を印加し、間型
拡散層５と浮遊ゲート６と制御ゲート８間の容量結合に
よって、薄いゲート絶縁膜３（例えば８ｉ０２膜）中に
高電界を印加し、トンネル電流領域」０を流れる、７ア
ウラーーノルトハイＡ （Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ ） ） ｙネル電流を発生することによって、浮
遊ゲート６に電子を注入または浮遊ゲート６から電子を
引出し、これＫよって制御ゲート８からメモリトランジ
スタのチャンネル領域９の閾値電圧を変化させる。
型拡散層５と制御ゲート８との間に電圧を印加し、間型
拡散層５と浮遊ゲート６と制御ゲート８間の容量結合に
よって、薄いゲート絶縁膜３（例えば８ｉ０２膜）中に
高電界を印加し、トンネル電流領域」０を流れる、７ア
ウラーーノルトハイＡ （Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ ） ） ｙネル電流を発生することによって、浮
遊ゲート６に電子を注入または浮遊ゲート６から電子を
引出し、これＫよって制御ゲート８からメモリトランジ
スタのチャンネル領域９の閾値電圧を変化させる。
この場合、情報の書込み・消去のスピードは各電極間に
印加される電圧、薄いゲート絶縁膜３の厚さ、各電極間
の容量の比率等によって決定され、スピードを速くする
ため罠は印加電圧を高くし、薄いゲート絶縁膜３ｔ−よ
シ薄＜シ、浮遊グー）−制御ゲート間の容量を他の容量
に比して相対的九人きくすること（以下、容量比の改善
という。）がそれぞれ望ましい。しかし、印加電圧を高
めることはメモリの耐圧等により制限され、またゲート
絶縁膜の薄膜化もピンホール密度の増加、絶縁破壊等に
よって制限されている。容量比の改善を実現するために
は、浮遊ゲート−制御ゲート間のゲート絶縁膜厚を薄く
する方法と、オーバーラツプ面積を大きくする方法とが
考えられるが、絶縁膜厚を薄くするのは両ゲート間のリ
ーク電流あるいは絶縁破壊から制限され、オーバーラツ
プ面積の増大はデバイスの面積の増大につなかシ高集積
化の妨けとなる。
印加される電圧、薄いゲート絶縁膜３の厚さ、各電極間
の容量の比率等によって決定され、スピードを速くする
ため罠は印加電圧を高くし、薄いゲート絶縁膜３ｔ−よ
シ薄＜シ、浮遊グー）−制御ゲート間の容量を他の容量
に比して相対的九人きくすること（以下、容量比の改善
という。）がそれぞれ望ましい。しかし、印加電圧を高
めることはメモリの耐圧等により制限され、またゲート
絶縁膜の薄膜化もピンホール密度の増加、絶縁破壊等に
よって制限されている。容量比の改善を実現するために
は、浮遊ゲート−制御ゲート間のゲート絶縁膜厚を薄く
する方法と、オーバーラツプ面積を大きくする方法とが
考えられるが、絶縁膜厚を薄くするのは両ゲート間のリ
ーク電流あるいは絶縁破壊から制限され、オーバーラツ
プ面積の増大はデバイスの面積の増大につなかシ高集積
化の妨けとなる。
また、メモリ特性の面から考えても、従来のように拡散
層上に薄いゲート絶縁膜を介して浮遊ゲートを形成した
後におよそ９５０℃以上の高温の熱処理（例えはソース
・ドレイン領域を形成するためヒ素のイオン注入を行な
い、これを活性化するために施す熱処理等）を行なうと
、浮遊ゲートとその下部の薄いゲート絶縁膜との界面状
態が変化してしまい、絶縁膜Ｉ！に到るまでにゲート絶
縁膜中に流すことができる電荷量が減少してしまうこと
がわかっている。つまり、トンネル′＃Ｌａｋ流す薄い
ゲート絶縁膜の形成並びにその上部罠位置する浮遊ゲー
トの形成はメモリ作製上できるだけ後コン技術音用いた
ようなプロセスではこの要求に応えることができなかっ
た。
層上に薄いゲート絶縁膜を介して浮遊ゲートを形成した
後におよそ９５０℃以上の高温の熱処理（例えはソース
・ドレイン領域を形成するためヒ素のイオン注入を行な
い、これを活性化するために施す熱処理等）を行なうと
、浮遊ゲートとその下部の薄いゲート絶縁膜との界面状
態が変化してしまい、絶縁膜Ｉ！に到るまでにゲート絶
縁膜中に流すことができる電荷量が減少してしまうこと
がわかっている。つまり、トンネル′＃Ｌａｋ流す薄い
ゲート絶縁膜の形成並びにその上部罠位置する浮遊ゲー
トの形成はメモリ作製上できるだけ後コン技術音用いた
ようなプロセスではこの要求に応えることができなかっ
た。
本発明の目的は、メモリセル面積を増大させることなく
浮遊ゲート−制御ゲート間のオーバー・ラリプ面積金増
大させ、またトンネル絶縁膜及びその上部の浮遊ゲート
の形成以降に高温の熱処理を行なわずに済むプロセスを
実現でき、高速の書込み・消去が可能でかつ高信頼性が
得られるような高集積密度の不揮発性半導体記憶装置を
提供することにある。
浮遊ゲート−制御ゲート間のオーバー・ラリプ面積金増
大させ、またトンネル絶縁膜及びその上部の浮遊ゲート
の形成以降に高温の熱処理を行なわずに済むプロセスを
実現でき、高速の書込み・消去が可能でかつ高信頼性が
得られるような高集積密度の不揮発性半導体記憶装置を
提供することにある。
本発明の不揮発性半導体記憶装置は、浮遊ゲート構造ｔ
−有し、薄い絶縁膜を介し友トンネル電流によって情報
の書込み・消去上行う不揮発性半導体装置において、半
導体基板上に絶縁膜を介して形成された前記浮遊ゲート
となる第１の多結晶シリコン層と、絶縁膜を介して前記
第１の多結晶シリコン層の一部を覆うが如く配置された
第２の多結晶シリコン層と、さらに絶縁膜を介して前記
第２の多結晶シリコン層の一部を覆うが如く配置され前
記第１の多結晶シリコン層と電気的に接続されかつ前記
半導体基板上に前記薄い絶縁膜を介してトンネル電流を
発生すみ領域を有する如く形成された第３の多結晶シリ
コン層とを含んで構成される。
−有し、薄い絶縁膜を介し友トンネル電流によって情報
の書込み・消去上行う不揮発性半導体装置において、半
導体基板上に絶縁膜を介して形成された前記浮遊ゲート
となる第１の多結晶シリコン層と、絶縁膜を介して前記
第１の多結晶シリコン層の一部を覆うが如く配置された
第２の多結晶シリコン層と、さらに絶縁膜を介して前記
第２の多結晶シリコン層の一部を覆うが如く配置され前
記第１の多結晶シリコン層と電気的に接続されかつ前記
半導体基板上に前記薄い絶縁膜を介してトンネル電流を
発生すみ領域を有する如く形成された第３の多結晶シリ
コン層とを含んで構成される。
〔実施例〕 。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す平面図、第２図ないし
第４図は、それぞれ第１図のＨ−Ｂ／線断面図、Ｃ−Ｃ
／線断面図、Ｄ−Ｄ’線断面図である。
第４図は、それぞれ第１図のＨ−Ｂ／線断面図、Ｃ−Ｃ
／線断面図、Ｄ−Ｄ’線断面図である。
本実施例は、次のようにして形成される。ます、Ｐ型半
導体基ａｔｔの表面に通常のＬＵＣＯ８法を用いてフィ
ールド酸化膜１２ｔ−形成し、メモリトランジスタのチ
ャンネル領域１９のゲート酸化膜」４を形成する。次に
、浮遊ゲート」６となるｌ層目の多結晶シリコン層を形
成、パターニングした後表面を酸化してゲート酸化膜１
７とし、制御ゲート１８となる２層目の多結晶シリコン
層を形成、パターニングした後表面を酸化してゲート酸
化ｍ２Ｌｔ形成する。このとき、制御ゲート」８は浮遊
ゲート」６ｔ−覆うが如く形成されるが、浮遊ゲート」
６の一部は第４図に示すように制御ゲート１８の外にま
で突出させておく。次に、ドレイン領域２３、ソース領
域２４１に形成するため、ヒ素のイオン注入を行ない適
当な熱処理を施した後に、ドレイン領域２３上の一部の
酸化膜を除去し、約１００Ｘ糧度の薄いゲート酸化膜２
５を形成する。さらに浮遊ゲート」６のうち、制御ゲー
ト」８の外Ｋまで突出した部分にコンタクト孔２６を開
孔させ酸化膜を除去してその部分の浮遊ゲート１６の表
面を露出させる。しかる後に、３層目の多結晶シリコン
ＮＩｔ−形成し、薄いゲート酸化膜２５の少なくとも一
部と、コンタクト孔２６を覆、うようにパターニングす
ることにより補助浮遊グー）２２ｔ−形成する。このこ
とによって、補助浮遊ゲート２２は浮遊ゲート１６と電
気的に導通したものとなシ、浮遊ゲートとして一体化さ
れ、浮遊ゲート−制御ゲート間の容量は制御ゲートの上
下両面を利用して効高良く形成される。
導体基ａｔｔの表面に通常のＬＵＣＯ８法を用いてフィ
ールド酸化膜１２ｔ−形成し、メモリトランジスタのチ
ャンネル領域１９のゲート酸化膜」４を形成する。次に
、浮遊ゲート」６となるｌ層目の多結晶シリコン層を形
成、パターニングした後表面を酸化してゲート酸化膜１
７とし、制御ゲート１８となる２層目の多結晶シリコン
層を形成、パターニングした後表面を酸化してゲート酸
化ｍ２Ｌｔ形成する。このとき、制御ゲート」８は浮遊
ゲート」６ｔ−覆うが如く形成されるが、浮遊ゲート」
６の一部は第４図に示すように制御ゲート１８の外にま
で突出させておく。次に、ドレイン領域２３、ソース領
域２４１に形成するため、ヒ素のイオン注入を行ない適
当な熱処理を施した後に、ドレイン領域２３上の一部の
酸化膜を除去し、約１００Ｘ糧度の薄いゲート酸化膜２
５を形成する。さらに浮遊ゲート」６のうち、制御ゲー
ト」８の外Ｋまで突出した部分にコンタクト孔２６を開
孔させ酸化膜を除去してその部分の浮遊ゲート１６の表
面を露出させる。しかる後に、３層目の多結晶シリコン
ＮＩｔ−形成し、薄いゲート酸化膜２５の少なくとも一
部と、コンタクト孔２６を覆、うようにパターニングす
ることにより補助浮遊グー）２２ｔ−形成する。このこ
とによって、補助浮遊ゲート２２は浮遊ゲート１６と電
気的に導通したものとなシ、浮遊ゲートとして一体化さ
れ、浮遊ゲート−制御ゲート間の容量は制御ゲートの上
下両面を利用して効高良く形成される。
この後は従来のＭＯ８型半導体装置の製造方法と同様に
層間膜を形成し、コンタクト孔の開孔。
層間膜を形成し、コンタクト孔の開孔。
金属配線等を行なうことになる。つまり、薄いゲート酸
化８２５の形成とそれに引続＜ａｍ目の多結晶シリコン
層を用いた補助浮遊ゲート２２の形成以後は、この補助
浮遊ゲート２２とゲート酸化膜２５との界面状態に悪影
響を与えるような高温の熱処理を行なわずに済むことに
なる。なお２゜はトンネル電流が流れるトンネル電流領
域である。
化８２５の形成とそれに引続＜ａｍ目の多結晶シリコン
層を用いた補助浮遊ゲート２２の形成以後は、この補助
浮遊ゲート２２とゲート酸化膜２５との界面状態に悪影
響を与えるような高温の熱処理を行なわずに済むことに
なる。なお２゜はトンネル電流が流れるトンネル電流領
域である。
以上の説明から明らかな様に本実施例によれば、浮遊ゲ
ート−制御ゲート間の絶Ｒ膜厚を一定とし、かつメモリ
セル面積も一定としたｔｔで、浮遊ゲートと制御ゲート
との間の容量を約２倍にまで高めることができるため、
デバイスの信頼性を何ら損なうことなく容量比の改善が
実現され、情報の書込みΦ消去のスピードの高速化が可
能となる。
ート−制御ゲート間の絶Ｒ膜厚を一定とし、かつメモリ
セル面積も一定としたｔｔで、浮遊ゲートと制御ゲート
との間の容量を約２倍にまで高めることができるため、
デバイスの信頼性を何ら損なうことなく容量比の改善が
実現され、情報の書込みΦ消去のスピードの高速化が可
能となる。
またトンネル電流を流す薄い絶縁膜とその上部の補助浮
遊ゲートの形成以後、高温の熱処理を必要としないプロ
セスが実現できるため、書込み・消去の繰返しに対する
メモリの寿命も大幅に改善され、その信頼性を高めるこ
とができる。
遊ゲートの形成以後、高温の熱処理を必要としないプロ
セスが実現できるため、書込み・消去の繰返しに対する
メモリの寿命も大幅に改善され、その信頼性を高めるこ
とができる。
、このようなメモリ特性の改善例を第５図および第６図
に示す。第５図は、浮遊ゲート−制御ゲート間の絶縁膜
厚、メモリセルの面積等を同一とし、構造のみ全従来の
ものと比較したものであり、同一の閾値電圧を得るため
の時間はｌＦｆ近く改善されていることがわかる。
に示す。第５図は、浮遊ゲート−制御ゲート間の絶縁膜
厚、メモリセルの面積等を同一とし、構造のみ全従来の
ものと比較したものであり、同一の閾値電圧を得るため
の時間はｌＦｆ近く改善されていることがわかる。
また第６図は、本発明と同様に制御ゲートの上下両面に
浮遊ゲー）１−形成し、容量比の改善したデバイスのう
ち、トンネル絶縁膜の形成を従来のデバイスのように一
層目の浮遊ゲートの下部に形成し比ものと、本発明に従
い３層目の多結晶シリコン層の補助浮遊ゲートの下部に
形成したものとを用いて、同一の容量化、同一の閾イｌ
電圧のシフト量で書込み・消去の繰返しを行なった場合
の累積不良ビブトの発生量全比較したものであり、本発
明によって書込み・消去の繰返しに対するメモリの信頼
性が改善されていることがわかる。
浮遊ゲー）１−形成し、容量比の改善したデバイスのう
ち、トンネル絶縁膜の形成を従来のデバイスのように一
層目の浮遊ゲートの下部に形成し比ものと、本発明に従
い３層目の多結晶シリコン層の補助浮遊ゲートの下部に
形成したものとを用いて、同一の容量化、同一の閾イｌ
電圧のシフト量で書込み・消去の繰返しを行なった場合
の累積不良ビブトの発生量全比較したものであり、本発
明によって書込み・消去の繰返しに対するメモリの信頼
性が改善されていることがわかる。
以上、詳細説明したとおり１本発明によれば、上記手段
によシ、 ビ） メモリの信頼性上問題となる浮遊ゲート−制御ゲ
ート間の絶縁膜の薄膜化。
によシ、 ビ） メモリの信頼性上問題となる浮遊ゲート−制御ゲ
ート間の絶縁膜の薄膜化。
１口）高密度集積化の妨げとなる浮遊ゲート−制御ゲー
トのオーバーラヅプ面積の拡大。
トのオーバーラヅプ面積の拡大。
というような問題点を伴わす（、容量比の改善を行なう
ことが可能となる。またトンネル電流を流す薄い絶縁膜
とその上部の浮遊ゲートとの界面状態に悪影響を与える
高温の熱処理を全て前工程で行なうことにより、メモリ
の信頼性を改善するととができ、これ忙よって高速の書
込み・消去が可能でかつ高信頼性で高集積密度の不揮発
性半導体記憶装置が得られる。
−
ことが可能となる。またトンネル電流を流す薄い絶縁膜
とその上部の浮遊ゲートとの界面状態に悪影響を与える
高温の熱処理を全て前工程で行なうことにより、メモリ
の信頼性を改善するととができ、これ忙よって高速の書
込み・消去が可能でかつ高信頼性で高集積密度の不揮発
性半導体記憶装置が得られる。
−
第１図は本発明の一実施例を示す平面図、第２図、第３
図、第４図は第１図のＢ−Ｂ’線断面図。 Ｃ−Ｃ／線断面図、１）−１７’線断面図、第５図、第
６図は本発明の実施例と従来例との特性比較図、第７図
は一従来例を示す平面図、第８図は第７図のＡ−Ａ’細
断面図でおる。 ｉＩ・・・・・・Ｐ型半導体基数、」２・・・・・・フ
ィールド酸化膜、１４・・・・・・ゲート酸化膜、１６
・・・・・・浮遊グー）、１７・・・・・・ゲート酸化
膜、１８・・・・・・制御ゲート、１９・・・・・・チ
ャンネル領域、２０・・・・・・トンネル電流領域、２
１・・・・・・ゲート酸化膜、２２・・・・・・補助浮
遊ゲート、２３・・・・・・ドレイン領域、２４・・・
・・・ソース領域、２５・・・・・・薄いゲート酸化膜
、２６・・・・・・コンタクト孔。 代理人 弁理士 内 原 晋 −ハ茅／［ 第３菌 壬４図 ４ｇ（時間）→ 茅５！に −１乙 圓
図、第４図は第１図のＢ−Ｂ’線断面図。 Ｃ−Ｃ／線断面図、１）−１７’線断面図、第５図、第
６図は本発明の実施例と従来例との特性比較図、第７図
は一従来例を示す平面図、第８図は第７図のＡ−Ａ’細
断面図でおる。 ｉＩ・・・・・・Ｐ型半導体基数、」２・・・・・・フ
ィールド酸化膜、１４・・・・・・ゲート酸化膜、１６
・・・・・・浮遊グー）、１７・・・・・・ゲート酸化
膜、１８・・・・・・制御ゲート、１９・・・・・・チ
ャンネル領域、２０・・・・・・トンネル電流領域、２
１・・・・・・ゲート酸化膜、２２・・・・・・補助浮
遊ゲート、２３・・・・・・ドレイン領域、２４・・・
・・・ソース領域、２５・・・・・・薄いゲート酸化膜
、２６・・・・・・コンタクト孔。 代理人 弁理士 内 原 晋 −ハ茅／［ 第３菌 壬４図 ４ｇ（時間）→ 茅５！に −１乙 圓
Claims (1)
- 浮遊ゲート構造を有し、薄い絶縁膜を介したトンネル電
流によって電気的に情報の書込み・消去を行う不揮発性
半導体記憶装置において、半導体基板上に絶縁膜を介し
て形成された前記浮遊ゲートとなる第１の多結晶シリコ
ン層と、絶縁膜を介して前記第１の多結晶シリコン層の
一部を覆うが如く配置された第２の多結晶シリコン層と
、さらに絶縁膜を介して前記第２の多結晶シリコン層の
一部を覆うが如く配置され前記第１の多結晶シリコン層
と電気的に接続され、かつ前記半導体基板上に前記薄い
絶縁膜を介してトンネル電流を発生する領域を有する如
く形成された第３の多結晶シリコン層とを含むことを特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057813A JPS61216482A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057813A JPS61216482A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216482A true JPS61216482A (ja) | 1986-09-26 |
Family
ID=13066358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057813A Pending JPS61216482A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216482A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| US5194925A (en) * | 1990-02-22 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable non-volatie semiconductor memory device |
| US5394360A (en) * | 1990-07-06 | 1995-02-28 | Sharp Kabushiki Kaisha | Non-volatile large capacity high speed memory with electron injection from a source into a floating gate |
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