JPS61166132A - 薄膜の選択的形成方法 - Google Patents
薄膜の選択的形成方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、薄膜トランジスタ装置、液晶表示
装置等の主に導電薄膜の選択的形成方法で、レジスト膜
を用いたリフトオフ法に関するものである。
装置等の主に導電薄膜の選択的形成方法で、レジスト膜
を用いたリフトオフ法に関するものである。
ネガレジスト上にポジレストをパターニングした後、酸
素プラズマ中でネガレジストを灰化パターニングする。
素プラズマ中でネガレジストを灰化パターニングする。
灰化速度がポジに比しネガの方が速いことを利用して、
ポジをオーバーハング状ニして、薄膜のリフトオフに利
用する。
ポジをオーバーハング状ニして、薄膜のリフトオフに利
用する。
／′４膜の選択的形［Ｊ１２には通常レジストをマスク
に用いた選択エラ手法が利用されるが、＃細形状の薄膜
形成や化学的に安定または不安？で選択エッチしにくい
薄膜の選択的形５父にはリフトオフ法が有効である。第
２図に示した様に通常のリフトオフは、レジスト２をパ
ターニング後Ｎ暎５を堆積しく第２図（ａ））レジスト
２を除去することによって行なう（第２図（ｂ））が、
第２図（ａｌの様にレジスト端面を逆テーバ状にするこ
とが有効である。レジスト２の端部を逆テーバ状にする
には、電子ビームのレジスト内拡がりを利用１７たり、
高感度のポジレジストを下層に低感度のポジレジストを
−Ｆ層した２層構造等にすることにより行なっている。
に用いた選択エラ手法が利用されるが、＃細形状の薄膜
形成や化学的に安定または不安？で選択エッチしにくい
薄膜の選択的形５父にはリフトオフ法が有効である。第
２図に示した様に通常のリフトオフは、レジスト２をパ
ターニング後Ｎ暎５を堆積しく第２図（ａ））レジスト
２を除去することによって行なう（第２図（ｂ））が、
第２図（ａｌの様にレジスト端面を逆テーバ状にするこ
とが有効である。レジスト２の端部を逆テーバ状にする
には、電子ビームのレジスト内拡がりを利用１７たり、
高感度のポジレジストを下層に低感度のポジレジストを
−Ｆ層した２層構造等にすることにより行なっている。
しかし、前者は高価な装置が必要であり、後者は条件設
定が困難等の問題を有する。他のリフトオフ法としては
、第６図に示したスペーサを利用する例がある。第５図
（ａ）において、基板１上にまず金属頃や絶縁膜から成
るスペーサ膜４を堆積後、その上にレジスト２をパター
ニングし、ヌベーザＨ口４を選択エッチ後、薄膜５を堆
積する。その後第５図（ｂ）の様にレジスト２を除去す
ることによりｉｌｌ藝３を所望の形状に残し、さらに第
３図（ｃｌの様ニスヘーサ膜４を除去する。この例では
、スペーサ膜４の堆積、選択エッチと除去といった工程
が増えるだけでなく、基板１、薄膜６に損傷を与えない
でスペーサｌｌ＃４の選択エッチ、除去を行なう必要が
あり、スペーサ膜４のＨ質に制限があった。
定が困難等の問題を有する。他のリフトオフ法としては
、第６図に示したスペーサを利用する例がある。第５図
（ａ）において、基板１上にまず金属頃や絶縁膜から成
るスペーサ膜４を堆積後、その上にレジスト２をパター
ニングし、ヌベーザＨ口４を選択エッチ後、薄膜５を堆
積する。その後第５図（ｂ）の様にレジスト２を除去す
ることによりｉｌｌ藝３を所望の形状に残し、さらに第
３図（ｃｌの様ニスヘーサ膜４を除去する。この例では
、スペーサ膜４の堆積、選択エッチと除去といった工程
が増えるだけでなく、基板１、薄膜６に損傷を与えない
でスペーサｌｌ＃４の選択エッチ、除去を行なう必要が
あり、スペーサ膜４のＨ質に制限があった。
特にスペーサ膜４の堆積には、蒸飛、スパッタ、ＯＶＤ
等の装置を用いるので、コストが増加する問題があった
。
等の装置を用いるので、コストが増加する問題があった
。
本発明は叙上の問題点に鑑みてなされ、第１の目的は前
記第５図のスペーサにレジストを用いることを可能にし
、第２の目的はリフトオフを容易にすることである。さ
らに総じて、リフトオフ工程を容易にして、コスト増力
０を少なくしようとするものである。
記第５図のスペーサにレジストを用いることを可能にし
、第２の目的はリフトオフを容易にすることである。さ
らに総じて、リフトオフ工程を容易にして、コスト増力
０を少なくしようとするものである。
Ｖシスト材料は一般に酸素プラズマによって容易に除去
される（灰化）が、本発明ではレジスト＋−＝ｌ ｌ”
ｌによる灰化速度の差を利用する。基板上に灰化速度の
速い第１のレジスト膜をコートし、さらにその上に灰化
速度の相対的に遅い第２のレジストをコート、パターニ
ングする。その後第２のレジストをマスクにして第１の
レジストをパターニングすると共に、側面を逆テーバ状
にして％薄膜堆積後、１／シストを除去して４幌を所望
の形状に残すものである。即ち、第３図の例におけるス
ペーサ膜に第１のレジスト膜を利用するものである。
される（灰化）が、本発明ではレジスト＋−＝ｌ ｌ”
ｌによる灰化速度の差を利用する。基板上に灰化速度の
速い第１のレジスト膜をコートし、さらにその上に灰化
速度の相対的に遅い第２のレジストをコート、パターニ
ングする。その後第２のレジストをマスクにして第１の
レジストをパターニングすると共に、側面を逆テーバ状
にして％薄膜堆積後、１／シストを除去して４幌を所望
の形状に残すものである。即ち、第３図の例におけるス
ペーサ膜に第１のレジスト膜を利用するものである。
第４図には、平行平板型プラズマエッチ装置で得たポジ
レジスト（商品名０ＦＰＲ８００）とネガレジスト（商
品名ｏ ｘＡＲ８５）の灰化速度の酸素プラズマ発生筒
、力依存性の１例を示す。灰化速度は、酸素の圧力と電
力に依存するが、ポジとネガとで大きく違う。ネガレジ
ストの灰化速度の方がポジレジストのそれより５〜７倍
程度大きい。
レジスト（商品名０ＦＰＲ８００）とネガレジスト（商
品名ｏ ｘＡＲ８５）の灰化速度の酸素プラズマ発生筒
、力依存性の１例を示す。灰化速度は、酸素の圧力と電
力に依存するが、ポジとネガとで大きく違う。ネガレジ
ストの灰化速度の方がポジレジストのそれより５〜７倍
程度大きい。
このため、第１のレジストをネガとし、第２のレジスト
をポジどすれば、ポジレジストの厚みをネカレシストの
外へ・１・・：、 ｈ、ｌ ｌにしてネガレジストの灰
化によるパターニングがｉ’Ｊ 能なことがわかる。ま
た、ポジレジストをマスクにして下のネガレジストを充
分灰化すれば、ポジレジストの端部をネガレジストの端
部に対しひさ１．状に形成でき、第６図（ａ）の様にネ
ガレジストをスペーサとして利用できることも明らかで
ある。
をポジどすれば、ポジレジストの厚みをネカレシストの
外へ・１・・：、 ｈ、ｌ ｌにしてネガレジストの灰
化によるパターニングがｉ’Ｊ 能なことがわかる。ま
た、ポジレジストをマスクにして下のネガレジストを充
分灰化すれば、ポジレジストの端部をネガレジストの端
部に対しひさ１．状に形成でき、第６図（ａ）の様にネ
ガレジストをスペーサとして利用できることも明らかで
ある。
〔実施例〕 ・
以下に図面を用いて本発明を詳述する。第１図には、本
発明による薄膜の選択的形成工程例を断面図で示す。第
１図（ａ）は、シリコン等半導体やガラヌ等絶縁物の基
板した工程途中のものや、基板そのもの（これらを総じ
て基板１とする）である基板ｉ上に、例えばネガレジス
トから成る第１のレジスト膜２１をコートし、ざらに例
えばポジである第２のレジスト膜２２をコート、露光、
現像した状態の断面図である。第１のレジスト膜２１は
コート後光分重合する様に１４０〜２００℃でベークす
ることが望ましい。このベークが高温程灰化速度が太き
い。第２のレジスト膜２２は、現像後必要に応じベータ
するが、温度は第１のレジストＩＩＩＩＪ ２１のベ−
りより低いことが望ましく、灰化速度比の向上になる。
発明による薄膜の選択的形成工程例を断面図で示す。第
１図（ａ）は、シリコン等半導体やガラヌ等絶縁物の基
板した工程途中のものや、基板そのもの（これらを総じ
て基板１とする）である基板ｉ上に、例えばネガレジス
トから成る第１のレジスト膜２１をコートし、ざらに例
えばポジである第２のレジスト膜２２をコート、露光、
現像した状態の断面図である。第１のレジスト膜２１は
コート後光分重合する様に１４０〜２００℃でベークす
ることが望ましい。このベークが高温程灰化速度が太き
い。第２のレジスト膜２２は、現像後必要に応じベータ
するが、温度は第１のレジストＩＩＩＩＪ ２１のベ−
りより低いことが望ましく、灰化速度比の向上になる。
第１図（ｂ）は、酸素プラズマ中で第１及び第２グ〕レ
ジメ）聯２＋、２２を部分的に除去し、基板１を露出し
た状態を示す。前述の如く灰化は第１及び第２のレジス
トの灰化速度比が光分とれる条件に選ばれ、例えば電力
０５Ｗ／１ｙｎ２．圧力６５Ｐａ、温度室温で行なう。
ジメ）聯２＋、２２を部分的に除去し、基板１を露出し
た状態を示す。前述の如く灰化は第１及び第２のレジス
トの灰化速度比が光分とれる条件に選ばれ、例えば電力
０５Ｗ／１ｙｎ２．圧力６５Ｐａ、温度室温で行なう。
第１のレジストｌｌ！ｉｌ！２１の厚さが５［１００Ｘ
とすれば、バターニングは１分強で１１Ｔ能であるが、
２〜５分件でオーバーエッチして第２のレジスト２２の
端部をハング状にする。この灰化によって第２のレジス
ト膜２２も一部灰化されるので腓厚は（第１のｌ／シス
ト灰化速度／第２のンジスト灰化速度）×（第１のレジ
スト厚）×２〜５以上の膜厚が必要で、大概ｍｌのレジ
スト験厚以上に選ばれる。この灰化工程によって第２の
レジスト２２の開孔幅（は拡がるが、これを少なくする
には異方性をもった灰化（例えば陰極結合型平行平板反
応性イオンエラチャ酸素イオンビームエッチ）工程優等
方性灰化工程を行なうことや第２のレジスト膜２２の厚
みをより増加することが有効である。しかる後第１図（
Ｃ）の様に薄膜３を全面堆積する。堆積は蒸着、ヌバツ
タ等でＩｆｋ淵で行ない、レジストを炭化［７々いこと
が必要である。その意味で２００℃以−ドで行なえるプ
ラズマＯＶＤや光Ｃｖ１］も有効であるｇ傅膿５の厚み
は、第１のレジスト膜２１より薄いことが必要である、
後工程のリフトオフを容易にする。その後、“１凪１及
び第２のレジスト２１、．２２を除去してその上の薄膜
３も除去し第１図（θ）の様に、薄膜５をパターニング
できる。必要に応じては、第２のレジスト＠２２を重合
させないでアセトン等の有機溶媒で除去してその上の薄
膜６をリフトオフしく第１図（ｄ） ） 、その後筒１
のレジストｌｌ！１ｉＩ２１を灰化等の他の方法で除去
することもできる。
とすれば、バターニングは１分強で１１Ｔ能であるが、
２〜５分件でオーバーエッチして第２のレジスト２２の
端部をハング状にする。この灰化によって第２のレジス
ト膜２２も一部灰化されるので腓厚は（第１のｌ／シス
ト灰化速度／第２のンジスト灰化速度）×（第１のレジ
スト厚）×２〜５以上の膜厚が必要で、大概ｍｌのレジ
スト験厚以上に選ばれる。この灰化工程によって第２の
レジスト２２の開孔幅（は拡がるが、これを少なくする
には異方性をもった灰化（例えば陰極結合型平行平板反
応性イオンエラチャ酸素イオンビームエッチ）工程優等
方性灰化工程を行なうことや第２のレジスト膜２２の厚
みをより増加することが有効である。しかる後第１図（
Ｃ）の様に薄膜３を全面堆積する。堆積は蒸着、ヌバツ
タ等でＩｆｋ淵で行ない、レジストを炭化［７々いこと
が必要である。その意味で２００℃以−ドで行なえるプ
ラズマＯＶＤや光Ｃｖ１］も有効であるｇ傅膿５の厚み
は、第１のレジスト膜２１より薄いことが必要である、
後工程のリフトオフを容易にする。その後、“１凪１及
び第２のレジスト２１、．２２を除去してその上の薄膜
３も除去し第１図（θ）の様に、薄膜５をパターニング
できる。必要に応じては、第２のレジスト＠２２を重合
させないでアセトン等の有機溶媒で除去してその上の薄
膜６をリフトオフしく第１図（ｄ） ） 、その後筒１
のレジストｌｌ！１ｉＩ２１を灰化等の他の方法で除去
することもできる。
以上、第１のレジストにネガ、第２のレジストにポジを
用いる例を述べたが、互いに灰化速度の異なる他のレジ
ストの組み合わせで本発明は実施できる。例えば一般に
紫外線用レジストは遠紫外線用レジストより灰化速度が
遅いのでこの組み合わせも可能である。
用いる例を述べたが、互いに灰化速度の異なる他のレジ
ストの組み合わせで本発明は実施できる。例えば一般に
紫外線用レジストは遠紫外線用レジストより灰化速度が
遅いのでこの組み合わせも可能である。
本発明は容易にできるリフトオフ方法を提供するので、
選択エッチしにくい膜例えば５ｎ０２ Ｎ’Ａ、工ＴＯ
１ＩＡ等の微細パターニングが容易になる。さらに、ド
ライエッチの如き選択エッチ時に下地に損傷を与えやす
いバターニング法のかわりに用いることができ、損傷を
防＋１することも可能である。
選択エッチしにくい膜例えば５ｎ０２ Ｎ’Ａ、工ＴＯ
１ＩＡ等の微細パターニングが容易になる。さらに、ド
ライエッチの如き選択エッチ時に下地に損傷を与えやす
いバターニング法のかわりに用いることができ、損傷を
防＋１することも可能である。
また、逆テーパ端部をもったレジスト膜を用いるので、
薄膜の端部はなだらかな形状を有するため薄膜トランジ
スタの下部導電膜（例えばゲート電極）の形成にも有効
である。
薄膜の端部はなだらかな形状を有するため薄膜トランジ
スタの下部導電膜（例えばゲート電極）の形成にも有効
である。
以−にの様に、本発明は容易、かつ確実な薄膜のリフト
オフを可能にするので、その応用範囲はきわめて広い。
オフを可能にするので、その応用範囲はきわめて広い。
第１図（ａ）〜（ｅ）ｉｄ本発明によるリフトオフ工程
を説明するだめの工程順の断面図、第２図（ａ）及び（
ｂ）及び第５図（ａ）乃至（ｃ）は従来のリフトオフ工
程を説明するだめの工程順の断面図、第４図は本発明の
詳細な説明するだめのレジヌト灰化速度の宵、力依存性
の図である。 １・・・基板 ２・・・レジスト ６・・・薄ＰＡ ４
・・・スベーザＩＩ＠ ２し・・第１のレジスト膜
２２・・・第２のレジスト験 以上 −１０＝ （’Ｊ ＼ ＼〈
二
を説明するだめの工程順の断面図、第２図（ａ）及び（
ｂ）及び第５図（ａ）乃至（ｃ）は従来のリフトオフ工
程を説明するだめの工程順の断面図、第４図は本発明の
詳細な説明するだめのレジヌト灰化速度の宵、力依存性
の図である。 １・・・基板 ２・・・レジスト ６・・・薄ＰＡ ４
・・・スベーザＩＩ＠ ２し・・第１のレジスト膜
２２・・・第２のレジスト験 以上 −１０＝ （’Ｊ ＼ ＼〈
二
Claims (2)
- （１）基板上に第１のレジスト膜をコートする第１工程
と、さらに第１のレジスト膜に比し酸素プラズマに対し
エッチ速度の遅い第２のレジスト膜をコートする第２工
程と、少なく共第２のレジスト膜に対し露光・現像を行
ない所望の形状のパターンを形成する第３工程と、酸素
プラズマ中で前記第１及び第２のレジストを部分的に除
去し、前記パターンの通り基板を露出し、かつ第１のレ
ジストの端部に対し第２のレジストの端部がひさし状に
する第４工程と、薄膜を全面に低温堆積する第５工程と
、少なく共前記第２のレジストを除去することにより、
前記パターンの形状を有する薄膜を形成する第６工程よ
り成る薄膜の選択的形成方法。 - （２）前記第１のレジストがネガ型で、前記第２のレジ
ストがポジ型であることを特徴とする特許請求の範囲第
１項記載の薄膜の選択的形成方法。（３）前記第１のレ
ジストの厚みは、前記第２のレジストの厚みよりうすく
、かつ前記薄膜の厚みより厚く選ばれたことを特徴とす
る特許請求の範囲第１項または第２項記載の薄膜の選択
的形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709485A JPS61166132A (ja) | 1985-01-18 | 1985-01-18 | 薄膜の選択的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709485A JPS61166132A (ja) | 1985-01-18 | 1985-01-18 | 薄膜の選択的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166132A true JPS61166132A (ja) | 1986-07-26 |
Family
ID=11656490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP709485A Pending JPS61166132A (ja) | 1985-01-18 | 1985-01-18 | 薄膜の選択的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166132A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| US5385851A (en) * | 1992-11-30 | 1995-01-31 | Kabushiki Kaisha Toshiba | Method of manufacturing HEMT device using novolak-based positive-type resist |
| JP2010123655A (ja) * | 2008-11-18 | 2010-06-03 | Konica Minolta Holdings Inc | 有機薄膜トランジスタアレイの製造方法、及び有機薄膜トランジスタアレイ |
| DE102013113191A1 (de) * | 2013-11-28 | 2015-05-28 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung optoelektronischer Bauelemente für die Kapselung von Schichten |
-
1985
- 1985-01-18 JP JP709485A patent/JPS61166132A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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