JPH0677254A - 電極の形成方法 - Google Patents
電極の形成方法Info
- Publication number
- JPH0677254A JPH0677254A JP24882192A JP24882192A JPH0677254A JP H0677254 A JPH0677254 A JP H0677254A JP 24882192 A JP24882192 A JP 24882192A JP 24882192 A JP24882192 A JP 24882192A JP H0677254 A JPH0677254 A JP H0677254A
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- JP
- Japan
- Prior art keywords
- electrode
- resist
- gate
- dummy gate
- forming
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- Pending
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Abstract
(57)【要約】
【目的】 FETにおいてソース電極，ゲート電極間の距
離を短縮し、ソース抵抗を低減する。 【構成】 エッチングレートが異なる２種のレジスト1
3, 14を積層形成し、これらレジスト13, 14をPEにより
縮小して、レジスト13が 0.2μm , レジスト14が0.8μm
のＴ字型のダミーゲートとする。そしてこのダミーゲ
ートをマスクとしてセルフアラインによりソース，ドレ
イン電極15, 16を形成する。
離を短縮し、ソース抵抗を低減する。 【構成】 エッチングレートが異なる２種のレジスト1
3, 14を積層形成し、これらレジスト13, 14をPEにより
縮小して、レジスト13が 0.2μm , レジスト14が0.8μm
のＴ字型のダミーゲートとする。そしてこのダミーゲ
ートをマスクとしてセルフアラインによりソース，ドレ
イン電極15, 16を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、 FETの電極の形成方法
に関する。
に関する。
【０００２】
【従来の技術】図１は、従来の電極の形成方法を示す説
明図である。まず図１(a) に示す如く基板１上にオーミ
ック電極であるソース電極２，ドレイン電極３を形成
し、ソース電極２とドレイン電極３との間に矩形のレジ
スト４をダミーゲートとして形成する。そしてレジスト
４をドライエッチングにより細線化した後（図１(b))、
ECR(Ｅlectron Ｃyclotron Ｒesonance)CVD法により絶
縁膜であるSiＯ2 膜６を堆積し、レジスト４をリフトオ
フする（図１(c))。その後ゲート電極７を形成する（図
１(d))。
明図である。まず図１(a) に示す如く基板１上にオーミ
ック電極であるソース電極２，ドレイン電極３を形成
し、ソース電極２とドレイン電極３との間に矩形のレジ
スト４をダミーゲートとして形成する。そしてレジスト
４をドライエッチングにより細線化した後（図１(b))、
ECR(Ｅlectron Ｃyclotron Ｒesonance)CVD法により絶
縁膜であるSiＯ2 膜６を堆積し、レジスト４をリフトオ
フする（図１(c))。その後ゲート電極７を形成する（図
１(d))。
【０００３】
【発明が解決しようとする課題】ところが低雑音FET を
製造するには、ソース電極とゲート電極との距離を短縮
し雑音発生源であるソース抵抗を低減する必要がある。
しかしながら従来方法のようにソース電極及びドレイン
電極を形成した後ダミーゲートを形成する方法では、ソ
ース電極とゲート電極との距離短縮には限界があり、従
来方法によるソース電極とゲート電極との最小距離は
0.7μm 程度であり、しかもこの距離を実現することは
大変困難であった。本発明は、かかる事情に鑑みてなさ
れたものであり、エッチングレートが異なるレジストを
用いてダミーゲートを、ソース電極，ドレイン電極より
先に形成することにより、ソース電極とゲート電極との
距離を短縮することが可能な電極の形成方法を提供する
ことを目的とする。
製造するには、ソース電極とゲート電極との距離を短縮
し雑音発生源であるソース抵抗を低減する必要がある。
しかしながら従来方法のようにソース電極及びドレイン
電極を形成した後ダミーゲートを形成する方法では、ソ
ース電極とゲート電極との距離短縮には限界があり、従
来方法によるソース電極とゲート電極との最小距離は
0.7μm 程度であり、しかもこの距離を実現することは
大変困難であった。本発明は、かかる事情に鑑みてなさ
れたものであり、エッチングレートが異なるレジストを
用いてダミーゲートを、ソース電極，ドレイン電極より
先に形成することにより、ソース電極とゲート電極との
距離を短縮することが可能な電極の形成方法を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】本発明に係る電極の形成
方法は、基板上に、ゲート電極，ソース電極及びドレイ
ン電極を形成する方法において、前記基板上にエッチン
グレートが異なる複数のレジストを積層形成し、該レジ
ストをエッチングによりＴ字型のダミーゲートとし、該
ダミーゲートをマスクとしてセルフアラインにより前記
ソース電極及び前記ドレイン電極を形成し、前記ダミー
ゲートを除去して前記ゲート電極を形成することを特徴
とする。
方法は、基板上に、ゲート電極，ソース電極及びドレイ
ン電極を形成する方法において、前記基板上にエッチン
グレートが異なる複数のレジストを積層形成し、該レジ
ストをエッチングによりＴ字型のダミーゲートとし、該
ダミーゲートをマスクとしてセルフアラインにより前記
ソース電極及び前記ドレイン電極を形成し、前記ダミー
ゲートを除去して前記ゲート電極を形成することを特徴
とする。
【０００５】
【作用】本発明にあっては、エッチングレートが異なる
複数のレジストを使用してエッチングにより先ずダミー
ゲートを形成し、このダミーゲートをマスクとしてセル
フアラインによりソース電極及びドレイン電極を形成す
るので、ソース電極とゲート電極との距離を短縮するこ
とができる。
複数のレジストを使用してエッチングにより先ずダミー
ゲートを形成し、このダミーゲートをマスクとしてセル
フアラインによりソース電極及びドレイン電極を形成す
るので、ソース電極とゲート電極との距離を短縮するこ
とができる。
【０００６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。図２，３は本発明に係る電極の
形成方法を示す説明図である。まず図２(a) に示す如く
基板11上にSiＮ膜12を形成し、その上にPMMA（ポリメチ
ルメタアクリレート 東京応化社製：OEBR-1000M）を１
μm 塗布し、 170℃，真空中にて20分間ベーキングを行
いレジスト13を形成する。さらにその上にポジ型レジス
ト（ヘキスト社製：AZ6115）を２μm 塗布し、65℃，真
空中にて10分間ベーキングを行い、その後紫外線により
パターンサイズ１μm にパターニングを行ってレジスト
14を形成する。なおレジスト13のPMMAは紫外線には感光
しない。
いて具体的に説明する。図２，３は本発明に係る電極の
形成方法を示す説明図である。まず図２(a) に示す如く
基板11上にSiＮ膜12を形成し、その上にPMMA（ポリメチ
ルメタアクリレート 東京応化社製：OEBR-1000M）を１
μm 塗布し、 170℃，真空中にて20分間ベーキングを行
いレジスト13を形成する。さらにその上にポジ型レジス
ト（ヘキスト社製：AZ6115）を２μm 塗布し、65℃，真
空中にて10分間ベーキングを行い、その後紫外線により
パターンサイズ１μm にパターニングを行ってレジスト
14を形成する。なおレジスト13のPMMAは紫外線には感光
しない。
【０００７】ここでこれらレジスト13, 14におけるＯ2
反応性イオンエッチング（Ｏ2 RIE)及びプラズマエッチ
ング(PE)のエッチングレートの選択比は夫々２：１及び
４：１である。そこで先ずＯ2 RIE によりレジスト14を
マスクとしてレジスト13のエッチングを行い、レジスト
14と同様１μm に縮小する（図２(b))。次にPEによりレ
ジスト13を 0.2μm に縮小する。このときレジスト14も
0.2μm 縮小され、レジスト13は 0.2μm 、レジスト14
は 0.8μm のＴ字型のダミーゲートが形成される（図２
(c))。このレジスト13の 0.2μm がゲート長となる。
反応性イオンエッチング（Ｏ2 RIE)及びプラズマエッチ
ング(PE)のエッチングレートの選択比は夫々２：１及び
４：１である。そこで先ずＯ2 RIE によりレジスト14を
マスクとしてレジスト13のエッチングを行い、レジスト
14と同様１μm に縮小する（図２(b))。次にPEによりレ
ジスト13を 0.2μm に縮小する。このときレジスト14も
0.2μm 縮小され、レジスト13は 0.2μm 、レジスト14
は 0.8μm のＴ字型のダミーゲートが形成される（図２
(c))。このレジスト13の 0.2μm がゲート長となる。
【０００８】そしてソース・ドレイン領域のSiＮ膜12を
除去した後、このレジスト14をマスクとしてAuGe/Ni/Au
のオーミック電極（ソース電極15，ドレイン電極16）を
セルフアラインにより形成する（図２(d))。その後MIBK
（メチルイソブチルケトン）溶液にてレジスト14を除去
する（図３(e))。なおレジスト13はこのMIBK溶液には溶
解しない。
除去した後、このレジスト14をマスクとしてAuGe/Ni/Au
のオーミック電極（ソース電極15，ドレイン電極16）を
セルフアラインにより形成する（図２(d))。その後MIBK
（メチルイソブチルケトン）溶液にてレジスト14を除去
する（図３(e))。なおレジスト13はこのMIBK溶液には溶
解しない。
【０００９】次に全面にECRCVD法によりSiＯ2 膜17を20
00Å堆積する（図３(f))。その後リフトオフによりレジ
スト13及びこの上のSiＯ2 膜17を除去し、さらにエッチ
ングによりレジスト13の下のSiＮ膜12を除去する（図３
(g))。そしてPMMAからなるレジスト（図示せず）をパタ
ーニングした後Ti/Al を蒸着し、リフトオフによりこの
レジストを除去してゲート電極18を形成する。その後オ
ーミック電極上にTi/Pd/Auのパッド電極19を形成する
（図３(h))。以上のような本実施例においては、ソース
電極とゲート電極との距離は 0.3μm 程度まで短縮する
ことができた。
00Å堆積する（図３(f))。その後リフトオフによりレジ
スト13及びこの上のSiＯ2 膜17を除去し、さらにエッチ
ングによりレジスト13の下のSiＮ膜12を除去する（図３
(g))。そしてPMMAからなるレジスト（図示せず）をパタ
ーニングした後Ti/Al を蒸着し、リフトオフによりこの
レジストを除去してゲート電極18を形成する。その後オ
ーミック電極上にTi/Pd/Auのパッド電極19を形成する
（図３(h))。以上のような本実施例においては、ソース
電極とゲート電極との距離は 0.3μm 程度まで短縮する
ことができた。
【００１０】
【発明の効果】以上のように、本発明に係る電極の形成
方法では、エッチングレートが異なる複数のレジストを
使用して先ずＴ字型のダミーゲートを形成し、このダミ
ーゲートをマスクとしてセルフアラインによりソース電
極及びドレイン電極を形成するので、ソース電極とゲー
ト電極との距離を短縮することができ、これによりソー
ス抵抗が低減し、素子特性が大きく向上する等、本発明
は優れた効果を奏する。
方法では、エッチングレートが異なる複数のレジストを
使用して先ずＴ字型のダミーゲートを形成し、このダミ
ーゲートをマスクとしてセルフアラインによりソース電
極及びドレイン電極を形成するので、ソース電極とゲー
ト電極との距離を短縮することができ、これによりソー
ス抵抗が低減し、素子特性が大きく向上する等、本発明
は優れた効果を奏する。
【図１】従来の電極の形成方法を示す説明図である。
【図２】本発明に係る電極の形成方法を示す説明図であ
る。
る。
【図３】本発明に係る電極の形成方法を示す説明図であ
る。
る。
11 基板 12 SiＮ膜 13，14 レジスト 15 ソース電極 16 ドレイン電極 17 SiＯ2 膜 18 ゲート電極 19 パッド電極
Claims (1)
- 【請求項１】 基板上に、ゲート電極，ソース電極及び
ドレイン電極を形成する方法において、前記基板上にエ
ッチングレートが異なる複数のレジストを積層形成し、
該レジストをエッチングによりＴ字型のダミーゲートと
し、該ダミーゲートをマスクとしてセルフアラインによ
り前記ソース電極及び前記ドレイン電極を形成し、前記
ダミーゲートを除去して前記ゲート電極を形成すること
を特徴とする電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882192A JPH0677254A (ja) | 1992-08-24 | 1992-08-24 | 電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882192A JPH0677254A (ja) | 1992-08-24 | 1992-08-24 | 電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677254A true JPH0677254A (ja) | 1994-03-18 |
Family
ID=17183919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24882192A Pending JPH0677254A (ja) | 1992-08-24 | 1992-08-24 | 電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6916890B1 (en) | 2001-10-09 | 2005-07-12 | Henkel Corporation | Thermally reworkable epoxy resins and compositions based thereon |
| JP2011176335A (ja) * | 2005-06-20 | 2011-09-08 | Nippon Telegr & Teleph Corp <Ntt> | ダイヤモンド半導体素子およびその製造方法 |
-
1992
- 1992-08-24 JP JP24882192A patent/JPH0677254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6916890B1 (en) | 2001-10-09 | 2005-07-12 | Henkel Corporation | Thermally reworkable epoxy resins and compositions based thereon |
| JP2011176335A (ja) * | 2005-06-20 | 2011-09-08 | Nippon Telegr & Teleph Corp <Ntt> | ダイヤモンド半導体素子およびその製造方法 |
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