JPS61158249A - 符号方式 - Google Patents
符号方式Info
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- JPS61158249A JPS61158249A JP59279923A JP27992384A JPS61158249A JP S61158249 A JPS61158249 A JP S61158249A JP 59279923 A JP59279923 A JP 59279923A JP 27992384 A JP27992384 A JP 27992384A JP S61158249 A JPS61158249 A JP S61158249A
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- circuit
- signal
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- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は自己同期方式のベースバンドデータ伝送におけ
る符号方式に係り、特に伝送符号における１０′と′１
”のいずれについても一定ビット数以上連続しないよう
に符号化することができる符号方式に関するものである
。
る符号方式に係り、特に伝送符号における１０′と′１
”のいずれについても一定ビット数以上連続しないよう
に符号化することができる符号方式に関するものである
。
この種の符号方式における受信側での同期タイミｙグ抽
出方法としては、例えば一定の遅延時間を有する遅延回
路を時間基準として使用し、力＃宴考番υ１１印Ｉ予憑
外基転Ｈゴ１別吐；入力信号をこの遅延回路を経て遅延
させた信号を反転して入力信号との論理積をとることに
よって、＃０”、＃１”の連続をぎ１”と・０″が交互
に繰シ返す信号に変換する回路を用いるものが提案され
ている。
出方法としては、例えば一定の遅延時間を有する遅延回
路を時間基準として使用し、力＃宴考番υ１１印Ｉ予憑
外基転Ｈゴ１別吐；入力信号をこの遅延回路を経て遅延
させた信号を反転して入力信号との論理積をとることに
よって、＃０”、＃１”の連続をぎ１”と・０″が交互
に繰シ返す信号に変換する回路を用いるものが提案され
ている。
第６図はこのような従来の同期タイミング抽出回路を示
したものであって、１α、１ｂは遅延回路、２ａ、２ｂ
はアンド回路、３．３ａ、３ｂは否定回路、４はオア回
路である。また第７図は第６図の回路における各部信号
を示し、Ｖ！８は入力信号、ＣＫ１は入力信号が１Ｈ”
レベルのときの同期タイミング信号であって、（ロ））
は入力信号の１Ｈ”が比較的短い場合を、（ｂ）は入力
信号のａ″Ｈ”が長く続いた場合を示している。
したものであって、１α、１ｂは遅延回路、２ａ、２ｂ
はアンド回路、３．３ａ、３ｂは否定回路、４はオア回
路である。また第７図は第６図の回路における各部信号
を示し、Ｖ！８は入力信号、ＣＫ１は入力信号が１Ｈ”
レベルのときの同期タイミング信号であって、（ロ））
は入力信号の１Ｈ”が比較的短い場合を、（ｂ）は入力
信号のａ″Ｈ”が長く続いた場合を示している。
第６図において、受信した入力信号Ｖ工、はアンド回路
２αの一方の入力に加えられ、アンド回路２αの出力は
遅延回路１αおよび否定回路３αを経てアンド回路２α
の他方の入力に帰還される。これによって入力信号Ｖ□
、が１Ｈ”レベルのとき、例えば第７図（ｒｚｌに示す
ように遅延回路１αの立下シ遅れ時間り、立上シ遅れ時
間ｄを交互に繰り返す同期タイミング信号ＣＫ１が、ア
ンド回路２αの出力に得られる。
２αの一方の入力に加えられ、アンド回路２αの出力は
遅延回路１αおよび否定回路３αを経てアンド回路２α
の他方の入力に帰還される。これによって入力信号Ｖ□
、が１Ｈ”レベルのとき、例えば第７図（ｒｚｌに示す
ように遅延回路１αの立下シ遅れ時間り、立上シ遅れ時
間ｄを交互に繰り返す同期タイミング信号ＣＫ１が、ア
ンド回路２αの出力に得られる。
一方、受信入力信号ＶＩＮは否定回路３を経て反転され
たのち、アンド回路２ｂ、遅延回路１ｂ、否定回路３ｂ
からなる帰還ループに加えられることによって、入力信
号Ｖ□、がσＬ”レベルのとき、同様にして遅延回路１
ｂの立下り遅れ時間と立上ジ遅れ時間とを交互に繰シ返
す同期タイミング信号ＣＫ２がアンド回路２ｂの出力に
得られる。
たのち、アンド回路２ｂ、遅延回路１ｂ、否定回路３ｂ
からなる帰還ループに加えられることによって、入力信
号Ｖ□、がσＬ”レベルのとき、同様にして遅延回路１
ｂの立下り遅れ時間と立上ジ遅れ時間とを交互に繰シ返
す同期タイミング信号ＣＫ２がアンド回路２ｂの出力に
得られる。
両同期タイミング信号はオア回路４を経て加算され、入
力信号の“Ｈ”レベルと’Ｌ”レベルとに対応する同期
タイミング信号出力ＣＸが出力される。
力信号の“Ｈ”レベルと’Ｌ”レベルとに対応する同期
タイミング信号出力ＣＸが出力される。
なおこのような同期タイミング抽出方法については本出
願人による特願昭５７−１６５３５９号（特開昭５９−
５４５４４号）において詳細に説明されている。
願人による特願昭５７−１６５３５９号（特開昭５９−
５４５４４号）において詳細に説明されている。
第６図に示された同期タイミング抽出方法では、受信入
力信号の′Ｈ″またけ’Ｌ”の期間が比較的短い場合は
、第７図（α）に示すように入力データと同期タイミン
グ信号とのビット対応が正しく保たれる。しかしながら
第６図に示された遅延回路１α。
力信号の′Ｈ″またけ’Ｌ”の期間が比較的短い場合は
、第７図（α）に示すように入力データと同期タイミン
グ信号とのビット対応が正しく保たれる。しかしながら
第６図に示された遅延回路１α。
１ｂの立下シ遅延時間、立上シ遅延時間はそれぞれ固定
であり、従って受信入力信号の’Ｈ″またけ・Ｌ”が長
く続く場合には、遅延回路に基づく時間的歪が蓄積され
て、入力データと同期タイミング信号とのピット対応が
次第にずれることがある。
であり、従って受信入力信号の’Ｈ″またけ・Ｌ”が長
く続く場合には、遅延回路に基づく時間的歪が蓄積され
て、入力データと同期タイミング信号とのピット対応が
次第にずれることがある。
第７図（ｂ＋は入力信号の′Ｈ”期間が長く、そのため
同期ずれが生じた場合を示し、図中ｔは同期ずれの時間
を示し、Ｐは同期ずれ時間ｔに起因する誤信号を示して
いる。
同期ずれが生じた場合を示し、図中ｔは同期ずれの時間
を示し、Ｐは同期ずれ時間ｔに起因する誤信号を示して
いる。
このような同期ずれの発生を防止する方法として、同一
論理状態が一定時間以上継続しないように、反対論理の
符号を挿入する処理を送信側で行い、受信側でこの信号
によって同期タイミング抽出を行ったのち、挿入された
符号を削除してデータをとシ出す方法が従来性われてい
る。しかしながらこのような反対論理符号を挿入する方
式によった場合は、当然挿入された符号を伝送する分余
分に時間がかかるという問題がある。
論理状態が一定時間以上継続しないように、反対論理の
符号を挿入する処理を送信側で行い、受信側でこの信号
によって同期タイミング抽出を行ったのち、挿入された
符号を削除してデータをとシ出す方法が従来性われてい
る。しかしながらこのような反対論理符号を挿入する方
式によった場合は、当然挿入された符号を伝送する分余
分に時間がかかるという問題がある。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、自己同期式のベースバンドデータ伝送
において、同一論理のビットが多数連続する場合でも、
受信エラーの原因となる同期ずれが発生す為ととがなく
、シかも従来の符号挿入方式のように余分な伝送時間を
必要としない符号方式を提供しようとするものである。
るものであって、自己同期式のベースバンドデータ伝送
において、同一論理のビットが多数連続する場合でも、
受信エラーの原因となる同期ずれが発生す為ととがなく
、シかも従来の符号挿入方式のように余分な伝送時間を
必要としない符号方式を提供しようとするものである。
本発明の符号方式は、送信側で同一論理のビットが餌以
上連続するときその連続部の第（ｍ−１）番目のビット
の中央から第ｍ番目のビットの終りまでの１＋ビット分
の期間にとの連続論理の逆論理の符号を挿入して送出し
、受信側Ｔ受信信号に挿入された逆論理の符号を検出し
てその期間に対応するマスキング信号を発生し、このマ
スキング信号によって受信信号をマスクすることによっ
て送信側におけるもとのデータを修復するようにしたも
のである。
上連続するときその連続部の第（ｍ−１）番目のビット
の中央から第ｍ番目のビットの終りまでの１＋ビット分
の期間にとの連続論理の逆論理の符号を挿入して送出し
、受信側Ｔ受信信号に挿入された逆論理の符号を検出し
てその期間に対応するマスキング信号を発生し、このマ
スキング信号によって受信信号をマスクすることによっ
て送信側におけるもとのデータを修復するようにしたも
のである。
本発明の符号方式では自己同期式のベースバンドデータ
伝送において、送信側で同一論理のビットがｍ以上連続
するときその連続部の第（ｍ−１）番目のビットの中央
から第ｍ番目のビットの終りまでの期間にこの連続論理
の逆論理の符号を挿入して送出し、受信側で挿入された
逆論理の符号を検出して発生したマスキング信号によっ
て受信信号をマスクして送信側におけるもψ吐のデータ
を修ゆするので、伝送符号がｇＯｎ、Ｍｌ”のいずれに
ついても一定ビット数以上連続しないように符号化され
、従って受信側のタイミング抽出回路が一定時間以内に
再起動されることになシ、同期ずれによる受信誤りが防
止される。
伝送において、送信側で同一論理のビットがｍ以上連続
するときその連続部の第（ｍ−１）番目のビットの中央
から第ｍ番目のビットの終りまでの期間にこの連続論理
の逆論理の符号を挿入して送出し、受信側で挿入された
逆論理の符号を検出して発生したマスキング信号によっ
て受信信号をマスクして送信側におけるもψ吐のデータ
を修ゆするので、伝送符号がｇＯｎ、Ｍｌ”のいずれに
ついても一定ビット数以上連続しないように符号化され
、従って受信側のタイミング抽出回路が一定時間以内に
再起動されることになシ、同期ずれによる受信誤りが防
止される。
第１図は本発明の一実施例の伝送符号を示したものであ
って、連続する毒ビットの同一論理のデータを伝送する
際の伝送符号を示し、論理＃０”の場合を例示している
。すなわち本発明における伝送符号は、同一論理データ
の第Ｃｍ−１）番目と第脩香目とを「変形」させて、同
一論理データがｍビット連続することの目印としている
。
って、連続する毒ビットの同一論理のデータを伝送する
際の伝送符号を示し、論理＃０”の場合を例示している
。すなわち本発明における伝送符号は、同一論理データ
の第Ｃｍ−１）番目と第脩香目とを「変形」させて、同
一論理データがｍビット連続することの目印としている
。
第２図は本発明の一実施例の符号発生回路を示したもの
である。同図において５はｍビットのシフトレジスタ、
６はカウンタ、７は切替制御回路、８は信号発生回路、
９は切替回路である。
である。同図において５はｍビットのシフトレジスタ、
６はカウンタ、７は切替制御回路、８は信号発生回路、
９は切替回路である。
第２図において、ｍビットのデータはｍビットのシフト
レジスタ５と切替回路９とを経て伝送路に出力される。
レジスタ５と切替回路９とを経て伝送路に出力される。
この際カウンタ６はデータにおける同一論理がｍビット
連続することを検出して、切替制御回路７にその旨を通
知する。切替制御回路７は、第（ｍ−１）ビット目と第
ｍビット目の出力タイミングにおいて、切替回路９を制
御して信号発生回路８の側に切シ替える。信号発生回路
８は、第１図の伝送符号における第（ｍ−１）ビット目
と第常ビット目とに相当する「変形」パターンの符号を
発生できるように構成されておシ、切替回路９が信号発
生回路８の側に切＃）替えられたとき、この符号を伝送
路へ出力する。カウンタ６および切替制御回路７は、デ
ータが変化する（第１図の例ではデータが１０”から′
１”に変化する）ごとに初期化される。
連続することを検出して、切替制御回路７にその旨を通
知する。切替制御回路７は、第（ｍ−１）ビット目と第
ｍビット目の出力タイミングにおいて、切替回路９を制
御して信号発生回路８の側に切シ替える。信号発生回路
８は、第１図の伝送符号における第（ｍ−１）ビット目
と第常ビット目とに相当する「変形」パターンの符号を
発生できるように構成されておシ、切替回路９が信号発
生回路８の側に切＃）替えられたとき、この符号を伝送
路へ出力する。カウンタ６および切替制御回路７は、デ
ータが変化する（第１図の例ではデータが１０”から′
１”に変化する）ごとに初期化される。
第３図は本発明の一実施例における受信側のタイミング
抽出回路を示し、第６図におけると同じ部分は同じ符号
で示されておＦ＞、４ｃは３人カオア回路、１５〜１７
はアンド回路、１８はプリセット機能つきフリップフロ
ップ、１９．２０は否定回路、２１はシフトレジスタで
ある。
抽出回路を示し、第６図におけると同じ部分は同じ符号
で示されておＦ＞、４ｃは３人カオア回路、１５〜１７
はアンド回路、１８はプリセット機能つきフリップフロ
ップ、１９．２０は否定回路、２１はシフトレジスタで
ある。
第３図において、タイミング信号ＣＫ２は遅延回路１ｂ
で１ビツト遅延されて、タイミング信号ＣＫ２の遅
延信号ＣＫ２Ｄを生じる。アンド回路１５は信号ＣＫ２
Ｄと受信信号Ｖ□８がともに−１”のとき、フリップフ
ロップ１８をセットする。
で１ビツト遅延されて、タイミング信号ＣＫ２の遅
延信号ＣＫ２Ｄを生じる。アンド回路１５は信号ＣＫ２
Ｄと受信信号Ｖ□８がともに−１”のとき、フリップフ
ロップ１８をセットする。
一方、タイミング信号ＣＫ１はＡＮＤ回路１６に加えら
れるとともに、否定回路１９を介してＡＮＤ 回路１
７に加えられる。アンド回路１６．１７の他方の入力に
は、７リツプフロツプ１８で生成されるタイミング信号
ｎＰＴ−とＤＰＴとがそれぞれ加えられる。
れるとともに、否定回路１９を介してＡＮＤ 回路１
７に加えられる。アンド回路１６．１７の他方の入力に
は、７リツプフロツプ１８で生成されるタイミング信号
ｎＰＴ−とＤＰＴとがそれぞれ加えられる。
アンド回路１６．１７の出力およびタイミング信号ＣＫ
２とはオア回路４Ｃに加えられて、論理和をとられるこ
とによってタイミング信号ＣＫを発生する。
２とはオア回路４Ｃに加えられて、論理和をとられるこ
とによってタイミング信号ＣＫを発生する。
タイミング信号ＣＫは、本発明の方式における受信回路
のサンプリングクロックとして用いられるものである。
のサンプリングクロックとして用いられるものである。
フリップフロップ１８は、受信信号Ｖ工、をシフトレジ
スタ２１によってクロックＣＫの立上シでサンプリング
した信号Ｖ８によってリセットされる。なお第３回の回
路において、各遅延回路１α、１ｂの遅延時間はほぼ等
しく設定されている。
スタ２１によってクロックＣＫの立上シでサンプリング
した信号Ｖ８によってリセットされる。なお第３回の回
路において、各遅延回路１α、１ｂの遅延時間はほぼ等
しく設定されている。
第４図は本発明の一実施例のサンプリング回路を示した
ものであって、２２，２３はアンド回路、２４．２５は
同一構成の１ビツトのシフトレジスタである。
ものであって、２２，２３はアンド回路、２４．２５は
同一構成の１ビツトのシフトレジスタである。
第３図に示されたタイミング抽出回路から得られたタイ
ミング信号ＣＫは、１ビツトのシフトレジスタ２４．２
５にクロックとして与えられる。アンド回路２２は受信
入力信号ｒ□、と第３図におけるフリップフロップ１８
のタイミング信号ＤＰＴとを入力され、その出力はシフ
トレジスタ２４に入力として与えられる。アンド回路２
３はシフトレジスタ１４の出力０ＵＴｏとタイミング信
号ＤＰＴとを入力され、その出力はシフトレジスタ２５
に入力として与えられる。
ミング信号ＣＫは、１ビツトのシフトレジスタ２４．２
５にクロックとして与えられる。アンド回路２２は受信
入力信号ｒ□、と第３図におけるフリップフロップ１８
のタイミング信号ＤＰＴとを入力され、その出力はシフ
トレジスタ２４に入力として与えられる。アンド回路２
３はシフトレジスタ１４の出力０ＵＴｏとタイミング信
号ＤＰＴとを入力され、その出力はシフトレジスタ２５
に入力として与えられる。
第５図は第３図のタイミング抽出回路と第４図のサンプ
リング回路における各部信号を示すタイムチャートであ
って、本発明の符号方式を用いた場合における受信側の
動作を説明するものである。
リング回路における各部信号を示すタイムチャートであ
って、本発明の符号方式を用いた場合における受信側の
動作を説明するものである。
いまσ０″がｍビット連続するデータの受信を行うもの
とすると、受信信号ＶＩＮは前述のように送信側で本発
明の方式で符号化されて、第（ｍ−１）ビット目と、第
ｍビット目とが「変形」されたものとなっている。
とすると、受信信号ＶＩＮは前述のように送信側で本発
明の方式で符号化されて、第（ｍ−１）ビット目と、第
ｍビット目とが「変形」されたものとなっている。
クロックＣＫ２は受信信号Ｖ工、の立下シで立上って、
受信信号ＶＩＮが１Ｌ″レベルの間、′Ｈ″レベルと〆
Ｌ”レベルとを交互に繰シ返す。クロックＣＫ２Ｄは遅
延回路１ｂを経てクロックＣＫ２よシ１ビット遅れてい
る。アンド回路１５は受信入力信号Ｖ□８とクロックＣ
Ｋ２Ｄ との論理積をとることによって、入力信号ＶＩ
Ｈの第（７７１−１）番目のビットの後半における’Ｈ
”を検出して、出力信号ＤＴＲを発生する。
受信信号ＶＩＮが１Ｌ″レベルの間、′Ｈ″レベルと〆
Ｌ”レベルとを交互に繰シ返す。クロックＣＫ２Ｄは遅
延回路１ｂを経てクロックＣＫ２よシ１ビット遅れてい
る。アンド回路１５は受信入力信号Ｖ□８とクロックＣ
Ｋ２Ｄ との論理積をとることによって、入力信号ＶＩ
Ｈの第（７７１−１）番目のビットの後半における’Ｈ
”を検出して、出力信号ＤＴＲを発生する。
信号ＤＴＲは入力信号ＶＩＮにおける「変形」の存在を
示す検出信号である。フリップ７０ツブ８は信号ＤＴＲ
の立上シによってセットされ、信号Ｖ８が＃Ｈ”レベル
のときクロックＣＫの立上シでリセットされることによ
って、入力信号ＶＩＮにおける第（ｆｉ−１）番目のビ
ットと第ｍ番目のビットとにおける「変形」部分に対応
する出力ＤＰＴを発生する。
示す検出信号である。フリップ７０ツブ８は信号ＤＴＲ
の立上シによってセットされ、信号Ｖ８が＃Ｈ”レベル
のときクロックＣＫの立上シでリセットされることによ
って、入力信号ＶＩＮにおける第（ｆｉ−１）番目のビ
ットと第ｍ番目のビットとにおける「変形」部分に対応
する出力ＤＰＴを発生する。
アンド回路２２は受信入力信号ＶＩＮとフリップフロッ
プ１８のタイミング信号ＤＰＴとの論理積の出力を発生
し、シフトレジスタ２４はアンド回路２２の出力をタイ
ミング信号ＣＸの立下シでサンプリングし１ビツト遅延
させて出力信号０ＵＴｏを発生する。アンド回路２３は
信号０ＵＴｏとタイミング信号ＤＰＴとの論理積の出力
を発生し、シフトレジスタ２５はアンド回路２３の出力
をタイミング信号ＣＫの立下シでサンプリングし１ビツ
ト遅延させて出力信号ＯＵＴ、を発生するが、出力信号
ＯＵＴ 、は入力信号ＶＩＮにおける第（？７Ｌ−１）
ビット目と第ｍビット目とに和尚するデータが「修復」
されて、〆０”がｍビット連続する送信側におけるもと
のデータが再現されている。
プ１８のタイミング信号ＤＰＴとの論理積の出力を発生
し、シフトレジスタ２４はアンド回路２２の出力をタイ
ミング信号ＣＸの立下シでサンプリングし１ビツト遅延
させて出力信号０ＵＴｏを発生する。アンド回路２３は
信号０ＵＴｏとタイミング信号ＤＰＴとの論理積の出力
を発生し、シフトレジスタ２５はアンド回路２３の出力
をタイミング信号ＣＫの立下シでサンプリングし１ビツ
ト遅延させて出力信号ＯＵＴ、を発生するが、出力信号
ＯＵＴ 、は入力信号ＶＩＮにおける第（？７Ｌ−１）
ビット目と第ｍビット目とに和尚するデータが「修復」
されて、〆０”がｍビット連続する送信側におけるもと
のデータが再現されている。
なお第５図において、シフトレジスタ２４の出力０ＵＴ
ｏの第（ｍ−１）ビットが１１”になっているのは、ア
ンド回路１５のゲート遅延によってその出力信号ＤＴＲ
の立上シが遅れ、さらにフリップフロップ１８の遅延に
よってその出力信号ＤＰＴの立上シが遅れ、その結果ア
ンド回路２２における信号ＤＰＴによる受信入力信号Ｖ
ＩＮのマスキングのタイミングが、シフトレジスタ２４
のサンプリングのタイミングに対して間に合わ々いため
である。第４図の回路においては、信号０ＵＴｏの第（
ｍ−１）ビット目に現われた〆１″を「修復」して１０
”にするため、アンド回路２３とシフトレジスタ２５と
を追加して用いている。
ｏの第（ｍ−１）ビットが１１”になっているのは、ア
ンド回路１５のゲート遅延によってその出力信号ＤＴＲ
の立上シが遅れ、さらにフリップフロップ１８の遅延に
よってその出力信号ＤＰＴの立上シが遅れ、その結果ア
ンド回路２２における信号ＤＰＴによる受信入力信号Ｖ
ＩＮのマスキングのタイミングが、シフトレジスタ２４
のサンプリングのタイミングに対して間に合わ々いため
である。第４図の回路においては、信号０ＵＴｏの第（
ｍ−１）ビット目に現われた〆１″を「修復」して１０
”にするため、アンド回路２３とシフトレジスタ２５と
を追加して用いている。
以上説明した実施例においては、データジ０″が想ビッ
ト連続する場合を想定しているが、その理由は主として
一般のデータ伝送方式におけるパリティビット付加や、
いわゆるＨＤＬＣ伝送手順における１０”挿入（１１”
が５ビット以上連続する場合に６ビツト目に１０″を挿
入して伝送し、受信側で６ビツト目のぽ０”を削除する
。）のように、′１”が一定数以上連続しないよう外符
号方式が予め考えられている場合が多いことによる。
ト連続する場合を想定しているが、その理由は主として
一般のデータ伝送方式におけるパリティビット付加や、
いわゆるＨＤＬＣ伝送手順における１０”挿入（１１”
が５ビット以上連続する場合に６ビツト目に１０″を挿
入して伝送し、受信側で６ビツト目のぽ０”を削除する
。）のように、′１”が一定数以上連続しないよう外符
号方式が予め考えられている場合が多いことによる。
なお上述の実施例ではデータ″０″が想ビット連続する
場合について述べたが、データ＃１”が慨ビット連続す
る場合についても同様に考えて本発明の方式を適用し得
ることは言うまでもない。
場合について述べたが、データ＃１”が慨ビット連続す
る場合についても同様に考えて本発明の方式を適用し得
ることは言うまでもない。
以上説明したように本発明の符号方式によれば、自己同
期式のベースバンドデータ伝送における伝送付号が１０
”、＃１”のいずれについても一定のピット数以上連続
しないように符号化されるので、受信側のタイミング抽
出回路が一定時間以内に再起動されることになって、同
期外れによる受信誤りが防止される。
期式のベースバンドデータ伝送における伝送付号が１０
”、＃１”のいずれについても一定のピット数以上連続
しないように符号化されるので、受信側のタイミング抽
出回路が一定時間以内に再起動されることになって、同
期外れによる受信誤りが防止される。
また本発明の方式によれば、伝送符号がｄＯ″または＃
１”の一方に縮退することがないので、特に光伝送に適
用した場合に光電変換回路と信号増幅器とを容量結合と
することができ、従って増幅器の飽和が防止されるので
応答特性が向上する。なお伝送符号の縮退がないことは
、その縮退を検出する回路（図示せず）を付加すること
によって、伝送路の断線異常の検出を行うことができる
という利点があることを意味している。
１”の一方に縮退することがないので、特に光伝送に適
用した場合に光電変換回路と信号増幅器とを容量結合と
することができ、従って増幅器の飽和が防止されるので
応答特性が向上する。なお伝送符号の縮退がないことは
、その縮退を検出する回路（図示せず）を付加すること
によって、伝送路の断線異常の検出を行うことができる
という利点があることを意味している。
さらに本発明の符号方式によれば、従来の光伝送方式に
おけるようなマンチェスタ符号（ＲＺ倍信号を用いる必
要がなく、ＮＲＺ信号とすることができるため、従来性
能の光送受信系を用いて従来の２倍の伝送速度を実現で
きる効果があるものである。
おけるようなマンチェスタ符号（ＲＺ倍信号を用いる必
要がなく、ＮＲＺ信号とすることができるため、従来性
能の光送受信系を用いて従来の２倍の伝送速度を実現で
きる効果があるものである。
さらに本発明の方式では、伝送符号に冗長ビットを追加
していないので、ＨＤＬＣ伝送手順によるデータをその
まま伝送できるという効果がある。
していないので、ＨＤＬＣ伝送手順によるデータをその
まま伝送できるという効果がある。
第１図ないし第５図は本発明の符号方式の一実施例を示
したものであって、第１図は伝送符号の一例を示す図、
第２図は符号発生回路の構成例を示す図、第３図は受信
側のタイミング抽出回路の構成例を示す図、第４図はサ
ンプリング回路の構成例を示す図、第５図は受信側の動
作を説明するタイムチャートである。また第６図は従来
のタイミング抽出回路の構成を示す図、第７図は第６図
の回路におけるタイミング信号抽出を示すタイムチャー
トである。 １α、１ｂ・・・遅延回路、２α、２ｂ・・・アンド回
路、３゜３α、５ｂ・・・否定回路、４・・・オア回路
、４Ｃ・・・３人カオア回路、５・・・シフトレジスタ
、６・・・カウンタ、７・・・切替制御回路、８・・・
信号発生回路、９・・・切替回路、１５〜１７・・・ア
ンド−１路、１８・・・フリップフロップ、１９．２０
・・・否定回路、２１・・・シフトレジスタ、２２．２
３・・・アンド回路、２４．２５・・・シフトレジスタ
。 特許出願人 富士電機株式会社（外１名）代理人弁理士
玉蟲久五部（外２名） 第１図 第２図 ９−ｔ７）普回路
したものであって、第１図は伝送符号の一例を示す図、
第２図は符号発生回路の構成例を示す図、第３図は受信
側のタイミング抽出回路の構成例を示す図、第４図はサ
ンプリング回路の構成例を示す図、第５図は受信側の動
作を説明するタイムチャートである。また第６図は従来
のタイミング抽出回路の構成を示す図、第７図は第６図
の回路におけるタイミング信号抽出を示すタイムチャー
トである。 １α、１ｂ・・・遅延回路、２α、２ｂ・・・アンド回
路、３゜３α、５ｂ・・・否定回路、４・・・オア回路
、４Ｃ・・・３人カオア回路、５・・・シフトレジスタ
、６・・・カウンタ、７・・・切替制御回路、８・・・
信号発生回路、９・・・切替回路、１５〜１７・・・ア
ンド−１路、１８・・・フリップフロップ、１９．２０
・・・否定回路、２１・・・シフトレジスタ、２２．２
３・・・アンド回路、２４．２５・・・シフトレジスタ
。 特許出願人 富士電機株式会社（外１名）代理人弁理士
玉蟲久五部（外２名） 第１図 第２図 ９−ｔ７）普回路
Claims (1)
- 自己同期式のベースバンドデータ伝送において、送信側
で同一論理のビツトがｍ以上連続するときその連続部の
第（ｍ−１）番目のビツトの中央から第ｍ番目のビツト
の終りまでの期間に該連続論理の逆論理の符号を挿入し
て送出し、受信側で受信信号に挿入された逆論理の符号
を検出してその期間に対応するマスキング信号を発生し
該マスキング信号によつて受信信号に挿入された逆論理
の符号をマスクすることによつて送信側におけるもとの
データを修復することを特徴とする符号方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279923A JPS61158249A (ja) | 1984-12-29 | 1984-12-29 | 符号方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279923A JPS61158249A (ja) | 1984-12-29 | 1984-12-29 | 符号方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158249A true JPS61158249A (ja) | 1986-07-17 |
Family
ID=17617790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279923A Pending JPS61158249A (ja) | 1984-12-29 | 1984-12-29 | 符号方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7333518B2 (en) | 2000-06-19 | 2008-02-19 | Sharp Kabushiki Kaisha | Transmission method and transmission system as well as communications device |
-
1984
- 1984-12-29 JP JP59279923A patent/JPS61158249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7333518B2 (en) | 2000-06-19 | 2008-02-19 | Sharp Kabushiki Kaisha | Transmission method and transmission system as well as communications device |
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