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JPS61142739A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS61142739A
JPS61142739A JP26441984A JP26441984A JPS61142739A JP S61142739 A JPS61142739 A JP S61142739A JP 26441984 A JP26441984 A JP 26441984A JP 26441984 A JP26441984 A JP 26441984A JP S61142739 A JPS61142739 A JP S61142739A
Authority
JP
Japan
Prior art keywords
film
metal
layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26441984A
Other languages
English (en)
Inventor
Shigeya Mori
森　重哉
Shohei Shima
昇平 嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP26441984A priority Critical patent/JPS61142739A/ja
Publication of JPS61142739A publication Critical patent/JPS61142739A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に基体と配
線金属の間に珪化金属、高融点金属、窒化金属の層を介
在させた信頼性の高い電極の製造方法に関する。
〔発明の技術的背景とその問題点〕
一般に、半導体基体上に形成される配線金属としては、
アルミニウム又はアルミニウムーシリコン合金が用いら
れている。しかし、アルミニウムを配線金属として用い
九場合、通常の素子製造工程における熱処理にともなう
温度上昇により、浅い不純物拡散層を有するトランジス
タま九はＩＣにおいては、アルミニウムと基板シリコン
との反応によるアルミニウムの基板シリコンへの侵入が
この浅い拡散層による接合を破壊する恐れがある。
上記の如きアルミニウムとシリコンとの反応を防止する
手段として、従来アルミニウム配線層と基板シリコンと
の間に、チタン、モリブデン、タングステン等の高融点
金属層を設けることが行なわれている。
しかし、この方法においては高融点金属と配線材料であ
るアルミニウム、および基板を構成するシリコンとが低
温で反応しｔす、高融点金属表面が酸化されｆｃｌｐし
て電極特性の安定性に対して問題があう九〇 〔発明の目的〕 本発明は上記の様な従来技術の欠点を改良したもので、
安定で低抵抗のコンタクト電極を有する半導体装置を提
供することを目的とする。
〔発明の概要〕
上記目的を達成せしめる九め、本発明の半導体装置の製
造方法によれば、絶縁膜上およびコンタクト開孔部表面
上に高融点金属層を形成後、窒素雰囲気中で熱処理（例
えば４００〜８００℃）して金属表面を窒化金属にする
と共に金属と半導体界面をシリサイド化し、次に上記窒
化金属上に配線金属を形成して配線路を形成する。
〔発明の効果〕
本発明により、電極配線の低抵抗化が達成され、アルミ
ニウムと高融点金属との反応が抑えられ高温熱処理にお
いても安定した電極特性を維持できる信頼性の高い電極
を実現できる。
〔発明の実施例〕
以下、本発明の詳細を一実施例に従って説明する。第１
図（ａ）〜（ｄ）は、本発明てよる半導体装置の製造方
法の一実施例を示す工程断面図である。先ず通常の方法
によυシリコン基体１に所定不純物を拡散して拡散層２
を形成してＰＮ接合を形成する。次にシリコン基板１０
表面にシリコン酸化膜３を設け、更にフォトレジスト法
により拡散層２上のシリコン酸化膜３を選択的に除去し
てシリコン酸化膜３にコンタクトホールを設ける。
次に、通常のスパッタリング装置で全面にチタン（Ｔｉ
）をスパッタリングによシ被着し、５００〜ｚｏｏｏｉ
のチタン膜４を形成する。
次に、この基板ｌを４００〜８００℃で約３０分糧度窒
素雰囲気中で加熱処理してチタン膜４の表面にチタンナ
イトライド膜６を形成せしめると同時にチタン膜４と基
板シリフンの界面にチタンシリサイド層５を形成せしめ
る。
次にこのチタンナイトライド膜６上全面に、通常のスパ
ッタリング法により、厚さ８０００にのアルミニウム配
線金属膜７を形成する。
ソノ後エツチングによりアルミニウム配線金属膜７とそ
の下のチタン膜４を連続的にエツチングし配線パター／
を形成する。
このようにシリコン基板上にチタンシリサイド層５、チ
タン層４、チタンナイトライド層６、アルミニウム配線
金属層７の多層構造にすることにより、チタン、アルミ
ニウム配線金属層の二層構造よシ低抵抗にな夛、またチ
タン層４とアルミニウム配線金属層７がチタンナイトラ
イド層６により分離されているためチタン層４とアルミ
ニウム配線金属層７の反応がおさえられる。さらにチタ
ンナイトライド層６を形成したことにより、チタン層４
０表面酸化がおさえられ、表面酸化膜によるアルミニウ
ム配線金属層７との高接触抵抗化が防止できる。
なお、シリコン基板１上に形成する高融点金属層４は、
チタンに限る必要がなく、モリブデン、タングステン、
タンタルを用いても同様の効果が期待できる。またチタ
ン層の厚さは数百え程度あれば良〈実施例に示し北範囲
が適当である。アルミニウム配線金属膜７は、実施例の
如（８０００Ａの厚さにする必要はなく、配線の電流容
量などによシ適宜変えてかまわない。ま几配線材料とし
てアルミニウム以外の例えばアルミニウムシリサイド等
のものを用いてもよい。基板１はシリコｙ＆ｃ限らずＧ
ａＡｓで構成してもよいし、　８ｏ８構造であってもよ
い。
以上説明した如く、本発明は半導体装置の電極部分に低
抵抗のコンタクトを形成することができ、ｔｘ高融点金
属と配線金属の反応がかさえられ、この構造にするとと
くより信頼性を向上させることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例を示す製造工
程断面図である。 １・・・シリコン半導体基板、２・・・不純物拡散層、
３・・・二酸化シリコン膜、４・・・チタン層、５・・
・チタンシリサイド膜、６・・・チタンナイトライド０
膜、７・・・アルミニウム配線金属膜。

Claims (1)

    【特許請求の範囲】
  1. 　基体の半導体表面に絶縁膜を形成し前記半導体表面に
    達する所要コンタクトホールを上記絶縁膜に形成する工
    程と、上記絶縁膜上および上記コンタクトホールに露出
    する上記半導体表面上に高融点金属膜を形成する工程と
    、窒素雰囲気中で熱処理することにより上記金属表面を
    窒化化合物に変換するとともに、上記金属と上記半導体
    界面に金属シリサイド膜を形成する工程と、上記窒化化
    合物上に配線層を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
JP26441984A 1984-12-17 1984-12-17 半導体装置の製造方法 Pending JPS61142739A (ja)

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