JPS61137427A - 超電導高速回路 - Google Patents
超電導高速回路Info
- Publication number
- JPS61137427A JPS61137427A JP59259128A JP25912884A JPS61137427A JP S61137427 A JPS61137427 A JP S61137427A JP 59259128 A JP59259128 A JP 59259128A JP 25912884 A JP25912884 A JP 25912884A JP S61137427 A JPS61137427 A JP S61137427A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- josephson junction
- gate
- josephson
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は計算機用論理回路に係り、特に超高速動作に好
適なジョセフソン論理回路に関する。
適なジョセフソン論理回路に関する。
半導体の分野で、論理回路の出力端子に並列にキャパシ
ターやダイオードを付加してスピードアップコンデンサ
として高速化を図ることは例えば、昭和５８年度、電子
通信学会全国大会半導体材料部門 ２１８に見られるよ
うに公知であった。キャパシタや、逆バイアスしたダイ
オードの容量を利用した微分回路を付加して、高速動作
を実現するものである。しかし、ジョセフソン回路のよ
うな超電導回路で同様な高速化を実現可能かについては
検討されていなかった。また、キャパシタとではなくて
ジョセフソン接合を用いる点については配慮されていな
かった。
ターやダイオードを付加してスピードアップコンデンサ
として高速化を図ることは例えば、昭和５８年度、電子
通信学会全国大会半導体材料部門 ２１８に見られるよ
うに公知であった。キャパシタや、逆バイアスしたダイ
オードの容量を利用した微分回路を付加して、高速動作
を実現するものである。しかし、ジョセフソン回路のよ
うな超電導回路で同様な高速化を実現可能かについては
検討されていなかった。また、キャパシタとではなくて
ジョセフソン接合を用いる点については配慮されていな
かった。
本発明の目的は低消費電力でしかも、超高速な動作が可
能な論理回路を提供することにある。
能な論理回路を提供することにある。
上記の目的である高速化を達成するために、ジョセフソ
ン論理回路の出力抵抗や論理回路間の結合抵抗に並列に
ジョセフソン接合を付加することにより、最大４０％程
度、動作速度が速くなることがｂかった。
ン論理回路の出力抵抗や論理回路間の結合抵抗に並列に
ジョセフソン接合を付加することにより、最大４０％程
度、動作速度が速くなることがｂかった。
以下、本発明の実施例を図により説明する。
第１図は本発明をＯＲゲートである磁束結合形量子干渉
論理回路に実施した回路の回路図である。
論理回路に実施した回路の回路図である。
第１図の○Ｒゲートｌの入力は通常、前段の終端抵抗４
のみによって終端されている。この終端抵抗４に並列に
前段用スピードアンプジョセフソン接合８を付加するこ
とによりＯＲゲートの動作速度を高速化できる。つまり
、ジョセフソン接合８は最初超電導状態であるから、入
力に信号が与えられると、電流は急激に流れる。電流量
がある値を超えると、ジョセフソン接合８は電圧状態と
なり、終端抵抗４で規定される電流が流れることになる
。第２図は前段用スピードアップジョセフソン接合８を
付加しない場合のＯＲゲートの入出力電流波形である。
のみによって終端されている。この終端抵抗４に並列に
前段用スピードアンプジョセフソン接合８を付加するこ
とによりＯＲゲートの動作速度を高速化できる。つまり
、ジョセフソン接合８は最初超電導状態であるから、入
力に信号が与えられると、電流は急激に流れる。電流量
がある値を超えると、ジョセフソン接合８は電圧状態と
なり、終端抵抗４で規定される電流が流れることになる
。第２図は前段用スピードアップジョセフソン接合８を
付加しない場合のＯＲゲートの入出力電流波形である。
第２図中、Ｉｎは前段からの入力電流波形であり、Ｏｕ
ｔ、は出力電流波形である。
ｔ、は出力電流波形である。
この場合、ゲートの電源バイアス率は７０％であり、人
出間のゲート遅延時間は２１．５ ｐｓであった。この
時、磁束結合形量子干渉回路に用いたジョセフソン接合
は面積：ｌ、５μイ、超電導電流密度： Ｊｃ＝５００
０Ａ／ｃｎｆ、最大超電導電流：ｌｍ＝７５μＡの接合
を４個使用しており、回路電流は０．３ｍＡである。ベ
ース電極はＮｂＮ、カウンター電極はＰｂ−Ｉｎ−Ａｎ
合金である。前段の終端抵抗４は１０Ωである。第３図
は、第１図において前段用スピードアップジョセフソン
接合８を付加した場合の入出力電流波形であり、動作条
件は第２図の場合とまったく同じである。付加した前段
用スピードアップジョセフソン接合８は最大超電導電流
Ｉ ｎ＝０．１５ｍＡの接合である。
出間のゲート遅延時間は２１．５ ｐｓであった。この
時、磁束結合形量子干渉回路に用いたジョセフソン接合
は面積：ｌ、５μイ、超電導電流密度： Ｊｃ＝５００
０Ａ／ｃｎｆ、最大超電導電流：ｌｍ＝７５μＡの接合
を４個使用しており、回路電流は０．３ｍＡである。ベ
ース電極はＮｂＮ、カウンター電極はＰｂ−Ｉｎ−Ａｎ
合金である。前段の終端抵抗４は１０Ωである。第３図
は、第１図において前段用スピードアップジョセフソン
接合８を付加した場合の入出力電流波形であり、動作条
件は第２図の場合とまったく同じである。付加した前段
用スピードアップジョセフソン接合８は最大超電導電流
Ｉ ｎ＝０．１５ｍＡの接合である。
この場合、同じ電源バイアス率７０％における入呂力間
のゲート遅延時間は１８．５ ｐｓとなり、ゲート遅延
時間が１６％短くなった。
のゲート遅延時間は１８．５ ｐｓとなり、ゲート遅延
時間が１６％短くなった。
第４図は、種々の電源バイアス条件下において、ＯＲゲ
ート単体とスピードアップジョセフソン接合を付加した
回路の遅延時間を調べたグラフである。バイアス率５０
％で最大４０％程度、動作速度が増大し、バイアス率が
高くなると動作速度の増加率は小さくなるが依然として
動作速度が増大することがわかった。
ート単体とスピードアップジョセフソン接合を付加した
回路の遅延時間を調べたグラフである。バイアス率５０
％で最大４０％程度、動作速度が増大し、バイアス率が
高くなると動作速度の増加率は小さくなるが依然として
動作速度が増大することがわかった。
第５図は０Ｒ−ＡＮＤゲートにスピードアップジョセフ
ソン接合を付加した場合の回路図である。
ソン接合を付加した場合の回路図である。
付加した接合は、前段用スピードアップジョセフソン接
合８を２個、結合用スピードアップジョセフソン接合９
を２個、終端用スピードアップジョセフソン接合１０を
１個である。終端抵抗４及び７は１０Ω、段間結合抵抗
５は０．５Ω、段間結合抵抗６は７，５Ωである。ＯＲ
ゲート１及び３は第１図の場合と同じ磁束結合形量子干
渉論理回路である。ＡＮＤゲートは、３種類について検
討した、すなわち、単一ジョセフソン接合（単−ＪＪ）
−抵抗結合形論理回路（ＲＣＪＬ）、電流注入形論理回
路（ＣＩ Ｌ）である。これらの回路の動作に必要な入
力電流と次段への出力電流は全て同一になるようにした
。第６図に、０Ｒ−ＡＮＤゲートの遅延時間のバイアス
率による変化を示す。図中で、ＡＮＤゲートを抵抗結合
形論理回路（ＲＣＪＬ）を用いて、スピードアップジョ
セフソン接合８，９．１０を付加した場合の遅延時間の
変化も合わせて示している。スピードアンプジョセフソ
ン接合８，９．’１０を付加することにより、バイアス
率６０％で３０％程度高速化できることがわかり、バイ
アス率が高くなっても高速化の効果があることがわかっ
た。他の単一ジョセフソン接合（単−ＪＪ）や電流注入
形論理回路においても同様の効果を得ることができた。
合８を２個、結合用スピードアップジョセフソン接合９
を２個、終端用スピードアップジョセフソン接合１０を
１個である。終端抵抗４及び７は１０Ω、段間結合抵抗
５は０．５Ω、段間結合抵抗６は７，５Ωである。ＯＲ
ゲート１及び３は第１図の場合と同じ磁束結合形量子干
渉論理回路である。ＡＮＤゲートは、３種類について検
討した、すなわち、単一ジョセフソン接合（単−ＪＪ）
−抵抗結合形論理回路（ＲＣＪＬ）、電流注入形論理回
路（ＣＩ Ｌ）である。これらの回路の動作に必要な入
力電流と次段への出力電流は全て同一になるようにした
。第６図に、０Ｒ−ＡＮＤゲートの遅延時間のバイアス
率による変化を示す。図中で、ＡＮＤゲートを抵抗結合
形論理回路（ＲＣＪＬ）を用いて、スピードアップジョ
セフソン接合８，９．１０を付加した場合の遅延時間の
変化も合わせて示している。スピードアンプジョセフソ
ン接合８，９．’１０を付加することにより、バイアス
率６０％で３０％程度高速化できることがわかり、バイ
アス率が高くなっても高速化の効果があることがわかっ
た。他の単一ジョセフソン接合（単−ＪＪ）や電流注入
形論理回路においても同様の効果を得ることができた。
ＯＲゲートを他の直結形回路（ＤＣＬ、ＲＣＪＬ。
ＲＣＬ、４ＪＬなど）で構成しても同様の効果を得た。
また、スピードアップジョセフソン接合として、接合１
個の場合と接合２個を直列に接合しト場合において高速
化の効果は同じであった。回１トを作製する上で、接合
１個の場合、抵抗への接″ト電極の一方がベース電極、
他方がカウンター電極となり、接続が難しくなる。
個の場合と接合２個を直列に接合しト場合において高速
化の効果は同じであった。回１トを作製する上で、接合
１個の場合、抵抗への接″ト電極の一方がベース電極、
他方がカウンター電極となり、接続が難しくなる。
第７図は、ジョセフソン接合を２つ接合した場合の基板
断面図であるが、図において、Ｌ６は基板２０ａ、２０
ｂはベース電極２１は絶縁膜、２２はカウンター電極で
あり、１２ａ、１２ｂは夫々ジョセフソン接合を形成し
ている。２つのジョセフソン接合を用いた場合、入力、
出力（２０ａ、２０ｂ）か両者ともベース電極となる。
断面図であるが、図において、Ｌ６は基板２０ａ、２０
ｂはベース電極２１は絶縁膜、２２はカウンター電極で
あり、１２ａ、１２ｂは夫々ジョセフソン接合を形成し
ている。２つのジョセフソン接合を用いた場合、入力、
出力（２０ａ、２０ｂ）か両者ともベース電極となる。
基板配線はベース電極と同一の材質を用いて行なうので
、終端抵抗と２つのジョセフソン接合との接続が容易と
なる。スピードアップジョセフソン接合としては、１個
、あるいは２個以上の接合を直列に接続したものが使用
でき、特に偶数個にすると抵抗への接続が容易となる。
、終端抵抗と２つのジョセフソン接合との接続が容易と
なる。スピードアップジョセフソン接合としては、１個
、あるいは２個以上の接合を直列に接続したものが使用
でき、特に偶数個にすると抵抗への接続が容易となる。
第８図は、高速化するために付加した回路素子を示した
。ジョセフソン論理回路においては、ジョセフソン接合
１１や直列接続したジョセフソン接合１２を使用できる
。さらに、半導体材料を用いると、ショットキーダイオ
ード１４が使用できる。超電導回路ではスーパーショッ
トキダイオードも使用することができる。尚、これらの
素子は櫂列に２個以上接続しても高側化の効果があるこ
七がわかった。
。ジョセフソン論理回路においては、ジョセフソン接合
１１や直列接続したジョセフソン接合１２を使用できる
。さらに、半導体材料を用いると、ショットキーダイオ
ード１４が使用できる。超電導回路ではスーパーショッ
トキダイオードも使用することができる。尚、これらの
素子は櫂列に２個以上接続しても高側化の効果があるこ
七がわかった。
以上のように、論理回路に、ジョセフソン接合などを付
加するだけで動作速度を高速にできるという効果がある
ことがわかった。
加するだけで動作速度を高速にできるという効果がある
ことがわかった。
本発明によれば、論理回路を変更することなく小形の回
路素子を付加するだけで回路を高速化でき、ジョセフソ
ン論理回路の高集積化に著しい効果がある。さらに、超
電導回路一般にわたって、回路の高速化を容易に実現で
きるという効果がある。
路素子を付加するだけで回路を高速化でき、ジョセフソ
ン論理回路の高集積化に著しい効果がある。さらに、超
電導回路一般にわたって、回路の高速化を容易に実現で
きるという効果がある。
第１図は本発明をＯＲゲートに実施した場合の回路図、
第２図はＯＲゲート単体の入出力電流波形を示す図、第
３図はＯＲゲートに本発明を実施した際の入出力電流波
形を示す図、第４図はＯＲゲート単体と本発明を実施し
たＯＲゲートの電源バイアス率とゲート遅延時間の関係
を示す図、第５図は０Ｒ−ＡＮＤゲートに本発明を実施
した回路図、第６図は第５図の回路の遅延時間とバイア
ス率の関係を示す図、第７図はジョセフソン接合を２つ
接続した場合の基板断面図、第８図は高速化のために付
加すべき回路素子を示す回路図である。 符号の説明 １・・・ＯＲゲート、２・・・ＡＮＤゲート、３・次段
ＯＲゲート、４・・・前段負荷抵抗、５・・結合抵抗ａ
。 ６・・・結合抵抗す、７・・・負荷抵抗、８−・・前段
用スピードアップジョセフソン接合、９・・・結合用ス
ピードアップジョセフソン接合、ｌＯ・・・終端用スピ
ードアップジョセフソン接合、１１・・・ジョセフソン
接合、１２・・・ジョセフソン接合（直列用）。 １３・・・キャパシタ、１４・・・ショットキーダイオ
ード、１５・・・スーパーショットキーダイオード。
第２図はＯＲゲート単体の入出力電流波形を示す図、第
３図はＯＲゲートに本発明を実施した際の入出力電流波
形を示す図、第４図はＯＲゲート単体と本発明を実施し
たＯＲゲートの電源バイアス率とゲート遅延時間の関係
を示す図、第５図は０Ｒ−ＡＮＤゲートに本発明を実施
した回路図、第６図は第５図の回路の遅延時間とバイア
ス率の関係を示す図、第７図はジョセフソン接合を２つ
接続した場合の基板断面図、第８図は高速化のために付
加すべき回路素子を示す回路図である。 符号の説明 １・・・ＯＲゲート、２・・・ＡＮＤゲート、３・次段
ＯＲゲート、４・・・前段負荷抵抗、５・・結合抵抗ａ
。 ６・・・結合抵抗す、７・・・負荷抵抗、８−・・前段
用スピードアップジョセフソン接合、９・・・結合用ス
ピードアップジョセフソン接合、ｌＯ・・・終端用スピ
ードアップジョセフソン接合、１１・・・ジョセフソン
接合、１２・・・ジョセフソン接合（直列用）。 １３・・・キャパシタ、１４・・・ショットキーダイオ
ード、１５・・・スーパーショットキーダイオード。
Claims (1)
- １、超電導薄膜と絶縁体薄膜と抵抗薄膜より成る超電導
回路において、回路の終端抵抗及び結合抵抗に並列に一
個以上のジョセフソン接合を接続することを特徴とする
超電導高速回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259128A JPS61137427A (ja) | 1984-12-10 | 1984-12-10 | 超電導高速回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259128A JPS61137427A (ja) | 1984-12-10 | 1984-12-10 | 超電導高速回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137427A true JPS61137427A (ja) | 1986-06-25 |
| JPH023327B2 JPH023327B2 (ja) | 1990-01-23 |
Family
ID=17329702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259128A Granted JPS61137427A (ja) | 1984-12-10 | 1984-12-10 | 超電導高速回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137427A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219268A (ja) * | 1988-06-29 | 1990-01-23 | Matsushita Electric Ind Co Ltd | 部品集合体 |
-
1984
- 1984-12-10 JP JP59259128A patent/JPS61137427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023327B2 (ja) | 1990-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |