JP2550587B2 - ジヨセフソンゲ−ト - Google Patents
ジヨセフソンゲ−トInfo
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- JP2550587B2 JP2550587B2 JP62171551A JP17155187A JP2550587B2 JP 2550587 B2 JP2550587 B2 JP 2550587B2 JP 62171551 A JP62171551 A JP 62171551A JP 17155187 A JP17155187 A JP 17155187A JP 2550587 B2 JP2550587 B2 JP 2550587B2
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- Japan
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- josephson
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- junction
- gate
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔概要〕 高電圧のジョセフソンゲートに関し， 直列接続したジョセフソン接合を，多少臨界電圧のば
らつきがあってもスイッチさせることができ，かつ入力
電流の向きが正負両方向に応答する高電圧のゲートの実
現を目的とし， 複数のジョセフソン接合および抵抗を直列接続した第
1,第２の分枝を配列順序が反対向きになるように並列に
接続し，第１の分枝のジョセフソン接合側の端にバイア
ス端子を，抵抗側の端に接地端子を設け、第１の分枝の
ジョセフソン接合と抵抗の接続点に入力端子を設け，該
バイアス端子より出力を取り出すか，または第２の分枝
のジョセフソン接合と抵抗の接続点に出力端子を設けて
構成される。
らつきがあってもスイッチさせることができ，かつ入力
電流の向きが正負両方向に応答する高電圧のゲートの実
現を目的とし， 複数のジョセフソン接合および抵抗を直列接続した第
1,第２の分枝を配列順序が反対向きになるように並列に
接続し，第１の分枝のジョセフソン接合側の端にバイア
ス端子を，抵抗側の端に接地端子を設け、第１の分枝の
ジョセフソン接合と抵抗の接続点に入力端子を設け，該
バイアス端子より出力を取り出すか，または第２の分枝
のジョセフソン接合と抵抗の接続点に出力端子を設けて
構成される。
本発明は入力電流の向きが正負両方向に応答する高電
圧のジョセフソンゲートに関する。
圧のジョセフソンゲートに関する。
近年，ジョセフソンゲートは高速スイッチング素子と
して着目されているが，論理のマージンが少なく，駆動
能力が小さいため高電圧化が望まれている。
して着目されているが，論理のマージンが少なく，駆動
能力が小さいため高電圧化が望まれている。
従来，ジョセフソンゲートの発生電圧は接合１個のギ
ャップ電圧Vg程度の値であった。例えばNbのジョセフソ
ン接合のギャップ電圧は僅かに3mv程度である。特に負
荷インピーダンスが高い場合は出力電流はさらに小さく
なる。
ャップ電圧Vg程度の値であった。例えばNbのジョセフソ
ン接合のギャップ電圧は僅かに3mv程度である。特に負
荷インピーダンスが高い場合は出力電流はさらに小さく
なる。
このように，負荷が大きくなったとき，駆動能力が不
足し，高電圧のゲートが必要となる。
足し，高電圧のゲートが必要となる。
最近，セラミックス超伝導体が数多く発表されている
が，この場合でも，ギャップ電圧は高々数10mv程度で，
半導体回路等とインタフェイスをとることは困難であ
る。
が，この場合でも，ギャップ電圧は高々数10mv程度で，
半導体回路等とインタフェイスをとることは困難であ
る。
第５図は従来例による高電圧ジョセフソンゲートであ
る。
る。
図のように，ジョセフソンゲートを直列に接続してい
たが，この場合臨界電流Imのバラツキ等により，多数個
のゲートを同時にスイッチすることは難しく,2個程度が
限界である。
たが，この場合臨界電流Imのバラツキ等により，多数個
のゲートを同時にスイッチすることは難しく,2個程度が
限界である。
１個のゲートは磁界結合型の３接合SQUID（量子干渉
素子）で,3つのジョセフソン接合Ｊで超伝導ループを構
成し，各接合は臨界電流Imを超えると電圧状態にスイッ
チする。
素子）で,3つのジョセフソン接合Ｊで超伝導ループを構
成し，各接合は臨界電流Imを超えると電圧状態にスイッ
チする。
入力信号のラインは磁界形成のためのラインで，入力
信号を入れると磁界が生じ，これによりゲートの臨界電
流Imが変化して小さくなり,3接合SQUIDはスイッチし，
接合の両端には Vg＝3mVがでる。
信号を入れると磁界が生じ，これによりゲートの臨界電
流Imが変化して小さくなり,3接合SQUIDはスイッチし，
接合の両端には Vg＝3mVがでる。
この例は３接合SQUIDを２個直列に接続したもので，
もし臨界電流Imにバラツキがなければ，上下の３接合SQ
UIDは同時にスイッチするが，実際は片方しかスイッチ
しないことがある。
もし臨界電流Imにバラツキがなければ，上下の３接合SQ
UIDは同時にスイッチするが，実際は片方しかスイッチ
しないことがある。
従って，高電圧ゲートを得るためにもっと多くの接合
を直列接続すればよいが，実用上は２個が限度である。
を直列接続すればよいが，実用上は２個が限度である。
３接合SQUIDの各接合に流れる電流は，各接合が超伝
導ループを構成する故任意の値を取り得なくて量子化条
件を満足する値をとる。
導ループを構成する故任意の値を取り得なくて量子化条
件を満足する値をとる。
入力が入ると磁界による誘導電流によりいずれかの接
合がスイッチし，電流は他の接合に流れ込み，結局全部
の接合がスイッチする。
合がスイッチし，電流は他の接合に流れ込み，結局全部
の接合がスイッチする。
接合が３個あるのは上記の動作により入力信号に対す
る感度をよくするためのものであるが，あまり接合数を
増やすと，それに伴ってループ数も増え，それぞれのル
ープで量子化条件を満足しなければならない。従って使
用条件に制約を受けるので３接合SQUIDがよく用いられ
ている。
る感度をよくするためのものであるが，あまり接合数を
増やすと，それに伴ってループ数も増え，それぞれのル
ープで量子化条件を満足しなければならない。従って使
用条件に制約を受けるので３接合SQUIDがよく用いられ
ている。
従来のジョセフソンゲートの電圧は高々接合２個分の
ギャップ電圧しか得られなかった。
ギャップ電圧しか得られなかった。
上記問題点の解決は、複数のジョセフソン接合および
抵抗を直列接続した第1,第２の分枝を配列順序が反対向
きになるように並列に接続し，第１の分枝のジョセフソ
ン接合側の端にバイアス端子を，抵抗側の端に接地端子
を設け，第１の分枝のジョセフソン接合と抵抗の接続点
に入力端子を設け，該バイアス端子より出力を取り出す
か，または第２の分枝のジョセフソン接合と抵抗の接続
点に出力端子を設けて構成されるジョセフソンゲートに
より達成される。
抵抗を直列接続した第1,第２の分枝を配列順序が反対向
きになるように並列に接続し，第１の分枝のジョセフソ
ン接合側の端にバイアス端子を，抵抗側の端に接地端子
を設け，第１の分枝のジョセフソン接合と抵抗の接続点
に入力端子を設け，該バイアス端子より出力を取り出す
か，または第２の分枝のジョセフソン接合と抵抗の接続
点に出力端子を設けて構成されるジョセフソンゲートに
より達成される。
第１図は本発明の高電圧ゲートの動作を説明する回路
図である。
図である。
第１の分枝は抵抗R1とジョセフソン接合J11,J12,J13,
…,J1nが直列接続されている。
…,J1nが直列接続されている。
第２の分枝は抵抗R2とジョセフソン接合J21,J22,J23,
…,J2nが直列接続されている。
…,J2nが直列接続されている。
第1,第２の分枝は配列順序が反対になるように並列接
続してブリッジを構成する。
続してブリッジを構成する。
第１の分枝のｎ個（J11,J12,J13,…,J1n）および第２
の分枝のｎ個（J21,J22,J23,…,J2n）の接合の臨界電流
はそれぞれ等しく，また第１と第２の分枝の接合数は等
しい。
の分枝のｎ個（J21,J22,J23,…,J2n）の接合の臨界電流
はそれぞれ等しく，また第１と第２の分枝の接合数は等
しい。
第１の分枝の接合側の端はバイアス端子に，抵抗側の
端は接地端子に接続される。入力端子は抵抗R1とジョセ
フソン接合J11の接続点より取り出す。
端は接地端子に接続される。入力端子は抵抗R1とジョセ
フソン接合J11の接続点より取り出す。
出力はバイアス端子より取り出すか，または第２の分
枝のジョセフソン接合と抵抗の接続点に出力端子を設け
る。
枝のジョセフソン接合と抵抗の接続点に出力端子を設け
る。
ブリッジに入る入力信号電流は過渡的にはインダクタ
ンスの影響を受けるが，定常的には，抵抗R1とR2の比で
決まる電流比に分流される。
ンスの影響を受けるが，定常的には，抵抗R1とR2の比で
決まる電流比に分流される。
また，抵抗R1とR2はジョセフソン接合が電圧状態にス
イッチしたときのジョセフソン接合の等価的な抵抗成分
より小さく設定する。
イッチしたときのジョセフソン接合の等価的な抵抗成分
より小さく設定する。
つぎに，このゲートの動作について説明する。
まず，バイアス電流を接合が電圧状態にスイッチする
よりも低く与えておく。この状態で入力信号として正の
電流（図の矢印方向の電流）を与えると，第２の分枝に
はバイアス電流と入力信号電流がたし合わされた電流が
流れ，第２の分枝の接合のいくつかが電圧状態にスイッ
チする。これにより第２の分枝に流れていたバイアス電
流および入力信号電流は第１の分枝に急激に流れる。こ
の電流は十分大きいので第１の分枝の接合の臨界電流が
多少ばらついていても，第１の分枝の接合全部をスイッ
チさせることができる。
よりも低く与えておく。この状態で入力信号として正の
電流（図の矢印方向の電流）を与えると，第２の分枝に
はバイアス電流と入力信号電流がたし合わされた電流が
流れ，第２の分枝の接合のいくつかが電圧状態にスイッ
チする。これにより第２の分枝に流れていたバイアス電
流および入力信号電流は第１の分枝に急激に流れる。こ
の電流は十分大きいので第１の分枝の接合の臨界電流が
多少ばらついていても，第１の分枝の接合全部をスイッ
チさせることができる。
第１の分枝の接合全部がスイッチすると，入力信号電
流は再び第２の分枝に流れ，第２の分枝の接合全部をス
イッチし，すべての接合が電圧状態にスイッチする。
流は再び第２の分枝に流れ，第２の分枝の接合全部をス
イッチし，すべての接合が電圧状態にスイッチする。
このようにして，直列接続した接合数ｎに比例した電
圧nVgが出力端子に現れる。
圧nVgが出力端子に現れる。
入力信号として負の電流が与えられた場合は，最初に
第１の分枝のいくつかが電圧状態にスイッチし，正の入
力電流の場合と同様の過程を経てすべての接合が電圧状
態にスイッチする。
第１の分枝のいくつかが電圧状態にスイッチし，正の入
力電流の場合と同様の過程を経てすべての接合が電圧状
態にスイッチする。
もし,2個の分枝で構成されるブリッジが超伝導ループ
であるならば，ループのインダクタンスＬと接合の臨界
電流I0の積が磁束量子φ０以下であることが必要であ
る。すなわち， L I0＜φ0. が満足されなければならない。
であるならば，ループのインダクタンスＬと接合の臨界
電流I0の積が磁束量子φ０以下であることが必要であ
る。すなわち， L I0＜φ0. が満足されなければならない。
しかし，本発明のゲートは抵抗を含むため超伝導ルー
プとならないため，ループ内に磁束量子が保存されて永
久電流が流れることによる誤差の発生はない。従って上
記のような制約を受けることはない。
プとならないため，ループ内に磁束量子が保存されて永
久電流が流れることによる誤差の発生はない。従って上
記のような制約を受けることはない。
以上のようにして，正負両方の入力信号に応答する高
電圧ゲートが実現できる。
電圧ゲートが実現できる。
第２図は第１図のゲートのしきい値特性を示す図であ
る。
る。
この図は，ジョセフソン接合の臨界電流をI0とし，か
つR1＝R2とした場合のしきい値特性を示す。
つR1＝R2とした場合のしきい値特性を示す。
図において，バイアス電流IG−入力電流IIN面上にお
いて，斜線の部分が電圧状態を示す。
いて，斜線の部分が電圧状態を示す。
第３図は本発明の一実施例を説明するジョセフソンゲ
ートの回路図である。
ートの回路図である。
この場合は接合数ｎ＝４とした場合で， 第１の分枝は抵抗R1とジョセフソン接合J11,J12,J13,
J14が直列接続されている。
J14が直列接続されている。
第２の分枝は抵抗R2とジョセフソン接合J21,J22,J23,
J24が直列接続されている。
J24が直列接続されている。
第1,第２の分枝は配列順序が反対になるように並列接
続してブリッジを構成する。
続してブリッジを構成する。
第１の分枝の接合側の端はバイアス端子に，抵抗側の
端は接地端子に接続される。
端は接地端子に接続される。
入力端子INは抵抗R1とジョセフソン接合J11の接続点
より取り出す。
より取り出す。
出力端子OUTは第２の分枝のジョセフソン接合J21と抵
抗R2の接続点より取り出す。
抗R2の接続点より取り出す。
以上の回路によれば，出力端子OUTに適当な負荷抵抗
を接続して，接合の臨界電流が多少ばらついても接合数
に相当した出力電圧4Vgを発生できる。
を接続して，接合の臨界電流が多少ばらついても接合数
に相当した出力電圧4Vgを発生できる。
第４図は本発明の他の実施例を説明するジョセフソン
ゲートの回路図である。
ゲートの回路図である。
第３図の実施例と異なる点は，出力端子OUTとしてバ
イアス端子を利用していることである。
イアス端子を利用していることである。
この場合の特徴は出力に抵抗分相当のオフセットがた
されることである。このようなオフセットは，例えば次
段ゲートのスイッチング速度を速くするためにしばしば
必要となる。
されることである。このようなオフセットは，例えば次
段ゲートのスイッチング速度を速くするためにしばしば
必要となる。
以上詳細に説明したように本発明によれば，直列接続
したジョセフソン接合を，多少臨界電圧のばらつきがあ
ってもスイッチさせることができ，かつ入力信号の電流
方向が正負両方に応答できる高電圧（駆動能力の大き
い）のゲートが実現できる。
したジョセフソン接合を，多少臨界電圧のばらつきがあ
ってもスイッチさせることができ，かつ入力信号の電流
方向が正負両方に応答できる高電圧（駆動能力の大き
い）のゲートが実現できる。
第１図は本発明の高電圧ゲートの動作を説明する回路
図， 第２図は第１図のゲートのしきい値特性を示す図， 第３図は本発明の一実施例を説明するジョセフソンゲー
トの回路図， 第４図は本発明の他の実施例を説明するジョセフソンゲ
ートの回路図， 第５図は従来例による高電圧ジョセフソンゲートであ
る。 図において， J11,J12,J13,…,J1nは第１の分枝のジョセフソン接合， J21,J22,J23,…,J2nは第２の分枝のジョセフソン接合， R1は第１の分枝の抵抗， R2は第２の分枝の抵抗， I0は接合の臨界電流， IGはバイアス電流， IINは入力電流
図， 第２図は第１図のゲートのしきい値特性を示す図， 第３図は本発明の一実施例を説明するジョセフソンゲー
トの回路図， 第４図は本発明の他の実施例を説明するジョセフソンゲ
ートの回路図， 第５図は従来例による高電圧ジョセフソンゲートであ
る。 図において， J11,J12,J13,…,J1nは第１の分枝のジョセフソン接合， J21,J22,J23,…,J2nは第２の分枝のジョセフソン接合， R1は第１の分枝の抵抗， R2は第２の分枝の抵抗， I0は接合の臨界電流， IGはバイアス電流， IINは入力電流
フロントページの続き (56)参考文献 特開 昭60−53091（ＪＰ，Ａ) 特公 昭61−57738（ＪＰ，Ｂ１) 電子情報通信学会春季全国大会（1989 年）５−357ＳＣ−３−８ジョセフソン ＩＣ−半導体ＩＣインターフェイス回路 （特許庁文献’89−1641)
Claims (1)
- 【請求項１】複数のジョセフソン接合および抵抗を直列
接続した第１および第２の分枝を配列順序が反対向きに
なるように並列に接続し， 第１の分枝のジョセフソン接合側の端にバイアス端子
を、抵抗側の端に接地端子を設け， 第１の分枝のジョセフソン接合と抵抗の接続点に入力端
子を設け， 該バイアス端子より出力を取り出すか、または第２の分
枝のジョセフソン接合と抵抗の接続点に出力端子を設け
て構成されることを特徴とするジョセフソンゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171551A JP2550587B2 (ja) | 1987-07-09 | 1987-07-09 | ジヨセフソンゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171551A JP2550587B2 (ja) | 1987-07-09 | 1987-07-09 | ジヨセフソンゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6416020A JPS6416020A (en) | 1989-01-19 |
| JP2550587B2 true JP2550587B2 (ja) | 1996-11-06 |
Family
ID=15925227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171551A Expired - Fee Related JP2550587B2 (ja) | 1987-07-09 | 1987-07-09 | ジヨセフソンゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129870B2 (en) | 2003-08-29 | 2006-10-31 | Fujitsu Limited | Superconducting latch driver circuit generating sufficient output voltage and pulse-width |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053091A (ja) * | 1983-09-02 | 1985-03-26 | Hitachi Ltd | 電流注入形ジヨセフソンスイツチ回路 |
| JPS6157738A (ja) * | 1984-08-29 | 1986-03-24 | 日東紡績株式会社 | 建築用内装パネル |
-
1987
- 1987-07-09 JP JP62171551A patent/JP2550587B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会春季全国大会（１９８９年）５−３５７ＳＣ−３−８ジョセフソンＩＣ−半導体ＩＣインターフェイス回路（特許庁文献’８９−１６４１） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6416020A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |