JPS61119079A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS61119079A JPS61119079A JP59241239A JP24123984A JPS61119079A JP S61119079 A JPS61119079 A JP S61119079A JP 59241239 A JP59241239 A JP 59241239A JP 24123984 A JP24123984 A JP 24123984A JP S61119079 A JPS61119079 A JP S61119079A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- impurities
- semiconductor thin
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010408 film Substances 0.000 claims abstract description 70
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000007790 solid phase Substances 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000003213 activating effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 28
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 18
- 238000007796 conventional method Methods 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000000137 annealing Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000005465 channeling Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタの製造方法に関するものであ
って、多結晶シリコン薄膜トランジスタの製造に適用し
て最適なものである。
って、多結晶シリコン薄膜トランジスタの製造に適用し
て最適なものである。
従来の技術
従来、低温プロセスによる多結晶シリコン薄膜トランジ
スタ（ＴＰＴ）の製造は例えば次のような方法により行
われている。すなわち、まず第２Ａ図に示すように、例
えば融点が６８０°Ｃ程度の゛ガラス基板１上にＬＰＣ
ＶＤ法により６００℃以下の温度で多結晶シリコン膜２
を被着形成した後、この多結晶シリコン膜２にＳｉ″−
等の電気的に不活性な元素のイオンをイオン注入するこ
とにより、第２Ｂ図に示すように非晶質シリコン膜３と
する。
スタ（ＴＰＴ）の製造は例えば次のような方法により行
われている。すなわち、まず第２Ａ図に示すように、例
えば融点が６８０°Ｃ程度の゛ガラス基板１上にＬＰＣ
ＶＤ法により６００℃以下の温度で多結晶シリコン膜２
を被着形成した後、この多結晶シリコン膜２にＳｉ″−
等の電気的に不活性な元素のイオンをイオン注入するこ
とにより、第２Ｂ図に示すように非晶質シリコン膜３と
する。
次に５００〜６００℃の温度でアニールを行うことによ
り上記非晶質シリコン膜３を固相成長させて結晶化を行
う。その結果、第２Ｃ図に示すように、多結晶シリコン
膜２よりもその結晶粒の大きさが大きい多結晶シリコン
膜４が形成される。次に第２Ｄ図に示すように、この多
結晶シリコン膜４の所定部分をエツチング除去して所定
形状とした後、ＣＶＤ法により４００℃程度で全面にＳ
ｉＯ□膜５を被着形成し、次いでスパッタ法により例え
ばＭｏ膜６を被着形成する。次にこれらの門０膜６及び
ＳｉＯ□膜５の所定部分を順次エツチング除去して、第
２Ｅ図に示すように、所定形状の門。膜から成るゲート
電極７及び所定形状のＳｉｎ、膜から成るゲート絶縁膜
８を形成する。次にこれらのゲート電極７及びゲート絶
縁膜８をマスクとして多結晶シリコン膜４にリン（Ｐ）
等のｎ型不純物を高濃度にイオン注入した後（多結晶シ
リコン膜４中のＰを０で表す）、６００℃程度の温度で
アニールを行うことによりこの不純物を電気的に活性化
させて、第２Ｆ図に示すように、ｎ４型のソース領域９
及びドレイン領域１ｏを形成する。次に第２Ｇ図に示す
ように、ＣＶＤ法により４００’Ｃ程度の温度で全面に
パッシベーション膜としてのＳｉｎｇ膜１１全１１形成
し、次いでこのＳｉｎｇ膜ＩＩ’の所定部分をエツチン
グ除去して開口１１ａ、ｌｌｂを形成した後、これらの
開口１１ａ、ｌｌｂを通じてＡＮから成る電極１２．１
３を被着形成して、ｎチャネル多結晶シリコンＴＰＴを
完成させる。
り上記非晶質シリコン膜３を固相成長させて結晶化を行
う。その結果、第２Ｃ図に示すように、多結晶シリコン
膜２よりもその結晶粒の大きさが大きい多結晶シリコン
膜４が形成される。次に第２Ｄ図に示すように、この多
結晶シリコン膜４の所定部分をエツチング除去して所定
形状とした後、ＣＶＤ法により４００℃程度で全面にＳ
ｉＯ□膜５を被着形成し、次いでスパッタ法により例え
ばＭｏ膜６を被着形成する。次にこれらの門０膜６及び
ＳｉＯ□膜５の所定部分を順次エツチング除去して、第
２Ｅ図に示すように、所定形状の門。膜から成るゲート
電極７及び所定形状のＳｉｎ、膜から成るゲート絶縁膜
８を形成する。次にこれらのゲート電極７及びゲート絶
縁膜８をマスクとして多結晶シリコン膜４にリン（Ｐ）
等のｎ型不純物を高濃度にイオン注入した後（多結晶シ
リコン膜４中のＰを０で表す）、６００℃程度の温度で
アニールを行うことによりこの不純物を電気的に活性化
させて、第２Ｆ図に示すように、ｎ４型のソース領域９
及びドレイン領域１ｏを形成する。次に第２Ｇ図に示す
ように、ＣＶＤ法により４００’Ｃ程度の温度で全面に
パッシベーション膜としてのＳｉｎｇ膜１１全１１形成
し、次いでこのＳｉｎｇ膜ＩＩ’の所定部分をエツチン
グ除去して開口１１ａ、ｌｌｂを形成した後、これらの
開口１１ａ、ｌｌｂを通じてＡＮから成る電極１２．１
３を被着形成して、ｎチャネル多結晶シリコンＴＰＴを
完成させる。
上述の従来の低温プロセスによる多結晶シリコンＴＰＴ
の製造方法は次のような欠点を有している。すなわち、
非晶質シリコン膜３を固相成長させるためのアニールと
、ソース領域９及びドレイン領域１０形成用の不純物を
電気的に活性化させるためのアニールとを別々に行わな
ければならないので、製造工程が簡便でない。また多結
晶シリコン膜４にイオン注入された上記不純物の一部は
、この多結晶シリコン膜４中の結晶粒界に存在するが、
この結晶粒界に存在する不純物はアニールによっても電
気的に活性化されにくいため、全体として不純物の活性
化率が低い。さらに多結晶シリコン膜４への不純物のイ
オン注入の際には、注入不純物のチャネリングがある程
度生じてしまうのは避けられないので、その後のアニー
ルにより形成されるソース領域９及びドレイン領域１０
中の不純物の活性化率の均一性が悪い。
の製造方法は次のような欠点を有している。すなわち、
非晶質シリコン膜３を固相成長させるためのアニールと
、ソース領域９及びドレイン領域１０形成用の不純物を
電気的に活性化させるためのアニールとを別々に行わな
ければならないので、製造工程が簡便でない。また多結
晶シリコン膜４にイオン注入された上記不純物の一部は
、この多結晶シリコン膜４中の結晶粒界に存在するが、
この結晶粒界に存在する不純物はアニールによっても電
気的に活性化されにくいため、全体として不純物の活性
化率が低い。さらに多結晶シリコン膜４への不純物のイ
オン注入の際には、注入不純物のチャネリングがある程
度生じてしまうのは避けられないので、その後のアニー
ルにより形成されるソース領域９及びドレイン領域１０
中の不純物の活性化率の均一性が悪い。
なおＴＰＴに関する先行文献としては、日本応用物理学
会第４５回学術講演会予稿集、１４ｐ−Ａ−４〜１４ｐ
−Ａ−６（１９８４）が挙げられる。
会第４５回学術講演会予稿集、１４ｐ−Ａ−４〜１４ｐ
−Ａ−６（１９８４）が挙げられる。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、従来の薄膜トランジ
スタの製造方法が有する上述のような欠点を是正した薄
膜トランジスタの製造方法を提供することを目的とする
。
スタの製造方法が有する上述のような欠点を是正した薄
膜トランジスタの製造方法を提供することを目的とする
。
問題点を解決するための手段
本発明に係る薄膜トランジスタの製造方法は、所定の基
板（例えばガラス基板１）上に多結晶の半導体薄膜（例
えば多結晶シリコン膜２）を形成する工程と、上記多結
晶の半導体薄膜に所定のイオン（例えばＳｉ’ ）をイ
オン注入することにより非晶質の半導体薄膜（例えば非
晶質シリコン膜３）を形成する工程と、上記非晶質の半
導体薄膜上にゲート絶縁膜（例えば５ｉＯｚ膜から成る
ゲート絶縁膜８）゛及びゲート電極（例えばＭｏ膜から
成るゲート電極７）を形成する工程と、上記ゲート電極
及び上記ゲート絶縁膜をマスクとして上記非晶質の半導
体薄膜にソース領域及びドレイン領域形成用の不純物（
例えばリン）を導入する工程と、熱処理を行うことによ
り上記非晶質の半導体薄膜を固相成長させると共に上記
不純物を電気的に活性化させて上記ソース領域及び上記
ドレイン領域（例えばｎ゛型のソース領域９及びドレイ
ン領域１０）を形成する工程とをそれぞれ具備している
。
板（例えばガラス基板１）上に多結晶の半導体薄膜（例
えば多結晶シリコン膜２）を形成する工程と、上記多結
晶の半導体薄膜に所定のイオン（例えばＳｉ’ ）をイ
オン注入することにより非晶質の半導体薄膜（例えば非
晶質シリコン膜３）を形成する工程と、上記非晶質の半
導体薄膜上にゲート絶縁膜（例えば５ｉＯｚ膜から成る
ゲート絶縁膜８）゛及びゲート電極（例えばＭｏ膜から
成るゲート電極７）を形成する工程と、上記ゲート電極
及び上記ゲート絶縁膜をマスクとして上記非晶質の半導
体薄膜にソース領域及びドレイン領域形成用の不純物（
例えばリン）を導入する工程と、熱処理を行うことによ
り上記非晶質の半導体薄膜を固相成長させると共に上記
不純物を電気的に活性化させて上記ソース領域及び上記
ドレイン領域（例えばｎ゛型のソース領域９及びドレイ
ン領域１０）を形成する工程とをそれぞれ具備している
。
実施例
以下本発明に係る薄膜トランジスタの製造方法を多結晶
シリコンＴＰＴの製造方法に適用した一実施例を図面に
基づいて説明する。なお以下の第１Ａ図〜第１Ｃ図にお
いては、第２Ａ図〜第２Ｇ図と同一部分には同一の符号
を付し、必要に応してその説明を省略する。
シリコンＴＰＴの製造方法に適用した一実施例を図面に
基づいて説明する。なお以下の第１Ａ図〜第１Ｃ図にお
いては、第２Ａ図〜第２Ｇ図と同一部分には同一の符号
を付し、必要に応してその説明を省略する。
まず第２Ａ図と同様に、Ｌｌｌ）ＣＶＤ法により５８０
〜６００℃程度の温度でガラス基板ｌ上に例えば膜厚８
００人の多結晶シリコン膜２を被着形成する。
〜６００℃程度の温度でガラス基板ｌ上に例えば膜厚８
００人の多結晶シリコン膜２を被着形成する。
次にこの多結晶シリコン膜２にＳｉ゛を例えばエネルギ
ー４０ＫｅＶ、ドーズｌｉ ｌ 〜５ Ｘ １０ ｌ″
ｃｍ−２程度の条件でイオン注入することにより、第２
Ｂ図と同様に非晶質シリコン膜３を形成する。
ー４０ＫｅＶ、ドーズｌｉ ｌ 〜５ Ｘ １０ ｌ″
ｃｍ−２程度の条件でイオン注入することにより、第２
Ｂ図と同様に非晶質シリコン膜３を形成する。
次に第１Ａ図に示すように、上記非晶質シリコン膜３の
所定部分をエツチングすることにより所定形状とした後
、第２Ｄ図と同様に、ＬＰＣＶＤ法により例えば膜厚１
０００人のＳｉＯ□膜５を被着形成し、次いでスパッタ
法により例えば膜厚３０００人のＭＯ膜６を全面に被着
形成する。
所定部分をエツチングすることにより所定形状とした後
、第２Ｄ図と同様に、ＬＰＣＶＤ法により例えば膜厚１
０００人のＳｉＯ□膜５を被着形成し、次いでスパッタ
法により例えば膜厚３０００人のＭＯ膜６を全面に被着
形成する。
次に第１Ｂ図に示すように、これらのＭｏ膜６及びＳｉ
Ｏ□膜５の所定部分を順次エツチング除去して、第２Ｅ
図と同様にゲート電極７及びゲート絶縁膜８を形成する
。この後、これらのゲート電極７及びゲート絶縁膜８を
マスクとして非晶質シリコン膜３に例えばＰ゛をイオン
注入する（非晶質シリコン膜３中のＰを０で表す）。
Ｏ□膜５の所定部分を順次エツチング除去して、第２Ｅ
図と同様にゲート電極７及びゲート絶縁膜８を形成する
。この後、これらのゲート電極７及びゲート絶縁膜８を
マスクとして非晶質シリコン膜３に例えばＰ゛をイオン
注入する（非晶質シリコン膜３中のＰを０で表す）。
次に第１Ｃ図に示すように、例えば６００℃程度の温度
でアニールを行うことにより、非晶質シリコン膜３を固
相成長させて多結晶シリコン膜４を形成すると共に、注
入された上記Ｐを電気的に一活性化させて、ｎ゛型のソ
ース領域９及びドレイン領域１０を形成する。この後、
第２Ｇ図と同様に、パッシベーション膜としてのＳｉＯ
□膜１１、電極１２，１３を形成して、目的とするｎチ
ャネル多結晶シリコンＴＰＴを完成させる。
でアニールを行うことにより、非晶質シリコン膜３を固
相成長させて多結晶シリコン膜４を形成すると共に、注
入された上記Ｐを電気的に一活性化させて、ｎ゛型のソ
ース領域９及びドレイン領域１０を形成する。この後、
第２Ｇ図と同様に、パッシベーション膜としてのＳｉＯ
□膜１１、電極１２，１３を形成して、目的とするｎチ
ャネル多結晶シリコンＴＰＴを完成させる。
上述の実施例によれば、非晶質シリコン膜３の固相成長
と、ソース領域９及びドレイン領域１０形成用の不純物
の活性化とを一度のアニールで同時に行っているので、
第２Ａ図〜第２Ｇ図に示す従来の製造方法に比べてアニ
ール工程を一回省略することができ、このため製造工程
を簡略化することができる。また上述のアニール時にお
いては、非晶質シリコン膜３の固相成長と同時に注入不
純物の活性化が行われるので、アニールにより形成され
るソース領域９及びドレイン領域１０中の不純物の活性
化率は従来に比べて均一である。
と、ソース領域９及びドレイン領域１０形成用の不純物
の活性化とを一度のアニールで同時に行っているので、
第２Ａ図〜第２Ｇ図に示す従来の製造方法に比べてアニ
ール工程を一回省略することができ、このため製造工程
を簡略化することができる。また上述のアニール時にお
いては、非晶質シリコン膜３の固相成長と同時に注入不
純物の活性化が行われるので、アニールにより形成され
るソース領域９及びドレイン領域１０中の不純物の活性
化率は従来に比べて均一である。
さらに上述のアニールによる非晶質シリコン膜３の固相
成長の際には、まずこの非晶質シリコン膜３中のＰのイ
オン注入部から核形成が起きやす（、この核が微小な結
晶に成長し、さらにより大きな結晶粒に成長するので、
ソース領域９及びドレイン領域１０中の結晶粒の大きさ
を従来に比べて大きくすることができる。従って、結晶
粒界の面積が従来に比べて小さくなるので、この分だけ
不純物の活性化率を高くすることが可能である。
成長の際には、まずこの非晶質シリコン膜３中のＰのイ
オン注入部から核形成が起きやす（、この核が微小な結
晶に成長し、さらにより大きな結晶粒に成長するので、
ソース領域９及びドレイン領域１０中の結晶粒の大きさ
を従来に比べて大きくすることができる。従って、結晶
粒界の面積が従来に比べて小さくなるので、この分だけ
不純物の活性化率を高くすることが可能である。
のみならず、上述の微小な結晶を種結晶として、非晶質
シリコン膜３の表面と平行な方向に結晶成長が進行する
ため、上述の固相成長により得られる多結晶シリコン膜
４中の結晶粒の大きさは、ＴＰＴの動作時にチャネルが
形成されるチャネル領域４ａ（第１Ｃ図参照）において
従来に比べて特に大きくなる。従って、キャリアの移動
度が従来に比べて大きいＴＰＴを得ることができる。
シリコン膜３の表面と平行な方向に結晶成長が進行する
ため、上述の固相成長により得られる多結晶シリコン膜
４中の結晶粒の大きさは、ＴＰＴの動作時にチャネルが
形成されるチャネル領域４ａ（第１Ｃ図参照）において
従来に比べて特に大きくなる。従って、キャリアの移動
度が従来に比べて大きいＴＰＴを得ることができる。
また上述の実施例においては、Ｓ１３等のイオン注入に
より多結晶シリコン膜２を一旦非晶質シリコン膜３とし
た後、この非晶質シリコン膜３にソース領域９及びドレ
イン領域１０形成用の不純物をイオン注入しているで、
注入不純物のチャネリングがほとんど起こらない。従っ
て、従来に比べて注入不純物の分布がより均一となるの
で、これによってもソース領域９及びドレイン領域１０
中の不純物の活性化率を従来に比べてより均一とするこ
とができる。
より多結晶シリコン膜２を一旦非晶質シリコン膜３とし
た後、この非晶質シリコン膜３にソース領域９及びドレ
イン領域１０形成用の不純物をイオン注入しているで、
注入不純物のチャネリングがほとんど起こらない。従っ
て、従来に比べて注入不純物の分布がより均一となるの
で、これによってもソース領域９及びドレイン領域１０
中の不純物の活性化率を従来に比べてより均一とするこ
とができる。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づ（種々の変形が可能である。例えば、多結晶シ
リコン膜２を非晶質化するためのイオン注入用のイオン
種としては、上述の実施例で用いたＳｉ”の他にＦ゛等
の電気的に不活性な元素のイオンを用いてもよい。また
ソース領域９及びドレイン領域１０形成用の注入不純物
のイオン種も上述の実施例で用いたＰ゛に限定されるも
のではなく、必要に応じて他の種類のイオン種を用いて
もよい。またゲート電極７の材料としては、Ｍｏ以外に
Ｗ等の他の種類の高融点金属や高融点金属ケイ化物等を
用いることも可能である。
の実施例に限定されるものではなく、本発明の技術的思
想に基づ（種々の変形が可能である。例えば、多結晶シ
リコン膜２を非晶質化するためのイオン注入用のイオン
種としては、上述の実施例で用いたＳｉ”の他にＦ゛等
の電気的に不活性な元素のイオンを用いてもよい。また
ソース領域９及びドレイン領域１０形成用の注入不純物
のイオン種も上述の実施例で用いたＰ゛に限定されるも
のではなく、必要に応じて他の種類のイオン種を用いて
もよい。またゲート電極７の材料としては、Ｍｏ以外に
Ｗ等の他の種類の高融点金属や高融点金属ケイ化物等を
用いることも可能である。
さらに必要に応じて多結晶シリコン膜２の代わりに他の
種類の多結晶半導体薄膜を用いることも可能である。
種類の多結晶半導体薄膜を用いることも可能である。
発明の効果
本発明に係る薄膜トランジスタの製造方法によれば、従
来のように固相成長のための熱処理とソース領域及びド
レイン領域形成用の不純物を電気的に活性化するための
熱処理とを別々に行う必要がないので、従来に比べて製
造工程を簡略化することができる。またソース領域及び
ドレイン領域中の不純物の活性化率を従来に比べてより
均一とすることが可能である。
来のように固相成長のための熱処理とソース領域及びド
レイン領域形成用の不純物を電気的に活性化するための
熱処理とを別々に行う必要がないので、従来に比べて製
造工程を簡略化することができる。またソース領域及び
ドレイン領域中の不純物の活性化率を従来に比べてより
均一とすることが可能である。
第１Ａ図〜第１Ｃ図は本発明に係る薄膜トランジスタの
製造方法をｎチャネル多結晶シリコンＴＰＴの製造に適
用した一実施例を工程順に示す断面図、第２Ａ図〜第２
Ｇ図は従来の低温プロセスによる多結晶シリコンＴＰＴ
の製造方法を工程順に示す断面図である。 なお図面に用いた符号において、 １−・・−−一−−・−・−−−−−ガラス基板２、、
Ｌ−−−・−・−−−−一多結晶シリコン膜３−・−・
−・−・−・・−非晶質シリコン膜７−・−−−−−・
・−・・・−・−ゲート電極８−〜−−−−−−−−−
−−−−・・−ゲート絶縁膜９−〜−−・−・−・−・
−・−・・ソース領域１０・−−−一−−−−−−−−
−−ドレイン領域である。
製造方法をｎチャネル多結晶シリコンＴＰＴの製造に適
用した一実施例を工程順に示す断面図、第２Ａ図〜第２
Ｇ図は従来の低温プロセスによる多結晶シリコンＴＰＴ
の製造方法を工程順に示す断面図である。 なお図面に用いた符号において、 １−・・−−一−−・−・−−−−−ガラス基板２、、
Ｌ−−−・−・−−−−一多結晶シリコン膜３−・−・
−・−・−・・−非晶質シリコン膜７−・−−−−−・
・−・・・−・−ゲート電極８−〜−−−−−−−−−
−−−−・・−ゲート絶縁膜９−〜−−・−・−・−・
−・−・・ソース領域１０・−−−一−−−−−−−−
−−ドレイン領域である。
Claims (1)
- 所定の基板上に多結晶の半導体薄膜を形成する工程と
、上記多結晶の半導体薄膜に所定のイオンをイオン注入
することにより非晶質の半導体薄膜を形成する工程と、
上記非晶質の半導体薄膜上にゲート絶縁膜及びゲート電
極を形成する工程と、上記ゲート電極及び上記ゲート絶
縁膜をマスクとして上記非晶質の半導体薄膜にソース領
域及びドレイン領域形成用の不純物を導入する工程と、
熱処理を行うことにより上記非晶質の半導体薄膜を固相
成長させると共に上記不純物を電気的に活性化させて上
記ソース領域及び上記ドレイン領域を形成する工程とを
それぞれ具備することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241239A JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
| KR1019850007608A KR930010978B1 (ko) | 1984-11-15 | 1985-10-16 | 박막트랜지스터의 제조방법 |
| GB08527737A GB2167899B (en) | 1984-11-15 | 1985-11-11 | Methods of manufacturing thin film transistors |
| NL8503123A NL194524C (nl) | 1984-11-15 | 1985-11-13 | Werkwijze voor het vervaardigen van een dunne-filmtransistor. |
| DE3540452A DE3540452C2 (de) | 1984-11-15 | 1985-11-14 | Verfahren zur Herstellung eines Dünnschichttransistors |
| FR858516906A FR2573248B1 (fr) | 1984-11-15 | 1985-11-15 | Procede de fabrication d'un transistor en film mince et transistor ainsi fabrique |
| CN198585109088A CN85109088A (zh) | 1984-11-15 | 1985-11-15 | 薄膜晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241239A JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61119079A true JPS61119079A (ja) | 1986-06-06 |
| JPH0824184B2 JPH0824184B2 (ja) | 1996-03-06 |
Family
ID=17071271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241239A Expired - Lifetime JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0824184B2 (ja) |
| KR (1) | KR930010978B1 (ja) |
| CN (1) | CN85109088A (ja) |
| DE (1) | DE3540452C2 (ja) |
| FR (1) | FR2573248B1 (ja) |
| GB (1) | GB2167899B (ja) |
| NL (1) | NL194524C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| US7952097B2 (en) | 1993-02-15 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JP3556679B2 (ja) * | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100612853B1 (ko) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법 |
| CN104409635B (zh) | 2014-12-16 | 2017-02-22 | 京东方科技集团股份有限公司 | 一种有机薄膜晶体管及其制作方法、阵列基板、显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
| JPS59165451A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177084A (en) * | 1978-06-09 | 1979-12-04 | Hewlett-Packard Company | Method for producing a low defect layer of silicon-on-sapphire wafer |
| JPS5856409A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61191070A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-15 JP JP59241239A patent/JPH0824184B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-16 KR KR1019850007608A patent/KR930010978B1/ko not_active IP Right Cessation
- 1985-11-11 GB GB08527737A patent/GB2167899B/en not_active Expired
- 1985-11-13 NL NL8503123A patent/NL194524C/nl not_active IP Right Cessation
- 1985-11-14 DE DE3540452A patent/DE3540452C2/de not_active Expired - Fee Related
- 1985-11-15 FR FR858516906A patent/FR2573248B1/fr not_active Expired - Lifetime
- 1985-11-15 CN CN198585109088A patent/CN85109088A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
| JPS59165451A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| US7952097B2 (en) | 1993-02-15 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2167899B (en) | 1988-04-27 |
| KR930010978B1 (ko) | 1993-11-18 |
| FR2573248A1 (fr) | 1986-05-16 |
| FR2573248B1 (fr) | 1991-06-21 |
| NL194524B (nl) | 2002-02-01 |
| DE3540452C2 (de) | 1999-07-29 |
| GB2167899A (en) | 1986-06-04 |
| GB8527737D0 (en) | 1985-12-18 |
| KR860004455A (ko) | 1986-06-23 |
| JPH0824184B2 (ja) | 1996-03-06 |
| DE3540452A1 (de) | 1986-06-05 |
| NL8503123A (nl) | 1986-06-02 |
| NL194524C (nl) | 2002-06-04 |
| CN85109088A (zh) | 1986-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6028326A (en) | Thin film transistor including a catalytic element for promoting crystallization of a semiconductor film | |
| JPS61119079A (ja) | 薄膜トランジスタの製造方法 | |
| JPH08102543A (ja) | 結晶化方法及びこれを用いた薄膜トランジスタの製造方法 | |
| JPH0691109B2 (ja) | 電界効果型トランジスタの製造方法 | |
| KR930010093B1 (ko) | 반도체박막의 형성방법 | |
| JPH0738118A (ja) | 薄膜トランジスタの製造方法 | |
| JP3057253B2 (ja) | ホウ素含有半導体層の形成方法 | |
| JPS62122172A (ja) | 半導体装置の製造方法 | |
| JPH0252419A (ja) | 半導体基板の製造方法 | |
| JP3515132B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3141909B2 (ja) | 半導体装置作製方法 | |
| JP3460962B2 (ja) | 半導体装置の製造方法 | |
| JPS61127117A (ja) | 多結晶半導体薄膜の形成方法 | |
| JPH0254538A (ja) | ｐチヤネル薄膜トランジスタの製造方法 | |
| JP2554055B2 (ja) | 低抵抗多結晶シリコン薄膜の形成方法 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JPH0547660A (ja) | 半導体薄膜の固相成長方法 | |
| JPH03297148A (ja) | 半導体装置の製造方法 | |
| JPH0272669A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH04184918A (ja) | 絶縁基体上への不純物拡散方法 | |
| JP3307362B2 (ja) | 半導体装置の製造方法 | |
| JPS63196032A (ja) | 半導体薄膜の結晶化方法 | |
| KR0167667B1 (ko) | 반도체 제조방법 | |
| JP3467571B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH03200319A (ja) | 多結晶シリコンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |