JPH03297148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03297148A JPH03297148A JP9978590A JP9978590A JPH03297148A JP H03297148 A JPH03297148 A JP H03297148A JP 9978590 A JP9978590 A JP 9978590A JP 9978590 A JP9978590 A JP 9978590A JP H03297148 A JPH03297148 A JP H03297148A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に電界効果トランジス
タの製造方法に関し。
タの製造方法に関し。
浅い拡散層のソース・ドレインと低抵抗の高融点金属配
線を兼ね備え、高速動作の可能な電界効果トランジスタ
の提供を目的とし。
線を兼ね備え、高速動作の可能な電界効果トランジスタ
の提供を目的とし。
半導体基板の表面に結晶層が残る程の高加速でイオン注
入を行い、内部にアモルファス領域を形成する工程と、
アモルファス領域に不純物を注入し、不純物注入領域を
形成する工程と、結晶層をエッチングしで除去した後ア
ニールし、アモルファス領域を結晶化し不純物注入領域
を活性化する工程とを有する半導体装置の製造方法によ
り構成する。
入を行い、内部にアモルファス領域を形成する工程と、
アモルファス領域に不純物を注入し、不純物注入領域を
形成する工程と、結晶層をエッチングしで除去した後ア
ニールし、アモルファス領域を結晶化し不純物注入領域
を活性化する工程とを有する半導体装置の製造方法によ
り構成する。
また、一導電型のＳｉ基板の素子形成領域にゲート酸化
膜を介してポリＳｉのゲート電極を形成する工程と、ゲ
ート電極をマスクにして素子形成領域に■族元素或いは
不活性ガスをイオン注入し。
膜を介してポリＳｉのゲート電極を形成する工程と、ゲ
ート電極をマスクにして素子形成領域に■族元素或いは
不活性ガスをイオン注入し。
アモルファス領域を形成した後２反対導電型の不純物を
イオン注入してアモルファス領域に不純物注入領域を形
成する工程と、全面にＴｉを堆積した後第１のアニール
を行い、Ｔｉを下地のＳｉと反応させてチタンシリサイ
ド層を形成する工程と。
イオン注入してアモルファス領域に不純物注入領域を形
成する工程と、全面にＴｉを堆積した後第１のアニール
を行い、Ｔｉを下地のＳｉと反応させてチタンシリサイ
ド層を形成する工程と。
不純物注入領域を活性化する第２のアニールを行い、ゲ
ート電極の両側にソース・ドレインを形成する工程とを
有する半導体装置の製造方法により構成する。
ート電極の両側にソース・ドレインを形成する工程とを
有する半導体装置の製造方法により構成する。
本発明は半導体装置の製造方法に係り、特に電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
近年、半導体装置の微細化に伴い、浅い拡散層を制御性
よく製造する技術が要求されている。さらに、ＭＯ３型
半導体装置の製造においては、デバイスの微細化に伴う
浅い拡散層が要求されるとともに高速動作が要求されて
いる。そのため、浅い拡散層の形成技術と低抵抗の配線
技術を融合した技術が要求される。
よく製造する技術が要求されている。さらに、ＭＯ３型
半導体装置の製造においては、デバイスの微細化に伴う
浅い拡散層が要求されるとともに高速動作が要求されて
いる。そのため、浅い拡散層の形成技術と低抵抗の配線
技術を融合した技術が要求される。
第４図（ａ）乃至（ｄ）は従来の浅い接合を形成する工
程を示す断面図であり、以下、これらの図を参照しなが
ら説明する。
程を示す断面図であり、以下、これらの図を参照しなが
ら説明する。
第４図（ａ）参照
Ｓｉ基板１に素子分離用絶縁膜２を形成し、素子形成領
域にゲート酸化膜３を介してゲート電極４を形成する。
域にゲート酸化膜３を介してゲート電極４を形成する。
第４図（ｂ）参照
全面にＳｉ”或いはＧｅ′″等をイオン注入してソース
・ドレイン領域及びゲート電極４にアモルファス領域１
ｂ、 ４ｂを形成する。このアモルファス領域は次の工
程の不純物イオン注入深さを浅く抑えるためのものであ
る。
・ドレイン領域及びゲート電極４にアモルファス領域１
ｂ、 ４ｂを形成する。このアモルファス領域は次の工
程の不純物イオン注入深さを浅く抑えるためのものであ
る。
第４図（ｃ）参照
全面にＢ゛等の不純物をイオン注入し、アモルファス領
域１ｂ、 ４ｂに不純物注入領域１ｃ、 ４ｃを形成す
る。
域１ｂ、 ４ｂに不純物注入領域１ｃ、 ４ｃを形成す
る。
第４図（ｄ）参照
アモルファス領域１ｂ、 ４ｂの結晶化と不純物注入領
域１ｃ、 ４ｃの活性化のため、８００°Ｃ以上のアニ
ルを行い、不純物拡散層１ｄ、 ４ｄを形成する。
域１ｃ、 ４ｃの活性化のため、８００°Ｃ以上のアニ
ルを行い、不純物拡散層１ｄ、 ４ｄを形成する。
このようにして、ソース・ドレイン７上域に浅い不純物
拡散層を形成している。
拡散層を形成している。
一方、ＭＯ３型半導体装置の高速動作に関しては、従来
のＬＳＩ製造プロセスを大幅に変更することなくゲート
配線とソース・ドレイン領域上の配線の一部を高融点金
属のシリコン化合物で形成した。いわゆるサリサイド構
造が知られている。
のＬＳＩ製造プロセスを大幅に変更することなくゲート
配線とソース・ドレイン領域上の配線の一部を高融点金
属のシリコン化合物で形成した。いわゆるサリサイド構
造が知られている。
第６図（ａ）乃至（ｄ）はサリサイド構造を形成する工
程を示し、以下、これらの図を参照しながら説明する。
程を示し、以下、これらの図を参照しながら説明する。
第６図（ａ）参照
Ｓｉ基板１に素子分離用絶縁膜２を形成し、素子形成領
域にゲート酸化膜３を介してゲート電極４を形成する。
域にゲート酸化膜３を介してゲート電極４を形成する。
ゲート電極４をマスクにして、ソース・ドレイン領域に
不純物を低濃度にイオン注入した後、ゲート電極４に絶
縁物側壁５を形成する。つづいてゲート電極４と絶縁物
側壁５をマスクにして、ソース・ドレイン領域に不純物
を高濃度にイオン注入し、 Ｌ Ｄ Ｄ （Ｌｉｇｈ
ｔ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する不純物領域
１ｃを形成する。
不純物を低濃度にイオン注入した後、ゲート電極４に絶
縁物側壁５を形成する。つづいてゲート電極４と絶縁物
側壁５をマスクにして、ソース・ドレイン領域に不純物
を高濃度にイオン注入し、 Ｌ Ｄ Ｄ （Ｌｉｇｈ
ｔ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する不純物領域
１ｃを形成する。
第６図（ｂ）参照
スパッタ法により、室温でＴｉを全面に堆積する。
第６図（ｃ）参照
７００°Ｃ前後の比較的低温で第１のアニールを行い、
Ｔｉと下地のＳｉを反応させて、ゲート電極とソース・
ドレイン領域にチタンシリサイド層６を形成する。
Ｔｉと下地のＳｉを反応させて、ゲート電極とソース・
ドレイン領域にチタンシリサイド層６を形成する。
第６図（ｄ）参照
絶縁物側壁５上の未反応のＴｉを選択工・ンチにより除
去する。次いで、８００°Ｃ前後の比較的高温で第２の
アニールを行い、ソース・ドレイン７を形成する。
去する。次いで、８００°Ｃ前後の比較的高温で第２の
アニールを行い、ソース・ドレイン７を形成する。
かくして、ゲート電極４上とソース・ドレイン７上に低
抵抗のチタンシリサイド層６が形成され高速動作に有利
な構造が実現される。
抵抗のチタンシリサイド層６が形成され高速動作に有利
な構造が実現される。
ところで、ソース・ドレイン領域に浅い不純物拡散層を
形成するために、Ｓｉ”やＧｅ”をイオン注入してアモ
ルファス領域を形成する際、Ｂのようなアニール時の拡
散速度の大きい不純物の拡散を抑えるためには、高い加
速電圧で多くの量のイオンを打ち込む必要がある。しか
し、そうすると今度は注入後のアニールの際、Ｓｉ基板
内に残留欠陥が発生する。これをさけるため、できるだ
け注入量を減らすと、アニール後に浅い拡散層を形成す
ることができない。
形成するために、Ｓｉ”やＧｅ”をイオン注入してアモ
ルファス領域を形成する際、Ｂのようなアニール時の拡
散速度の大きい不純物の拡散を抑えるためには、高い加
速電圧で多くの量のイオンを打ち込む必要がある。しか
し、そうすると今度は注入後のアニールの際、Ｓｉ基板
内に残留欠陥が発生する。これをさけるため、できるだ
け注入量を減らすと、アニール後に浅い拡散層を形成す
ることができない。
第５図（ａ）乃至（ｃ）は欠陥発生を説明す、るための
図である。
図である。
Ｓｉ基板１に高加速で比較的低ドーズのＳｉ”イオン注
入を行うと１表面に結晶層１ａが残り、内部にアモルフ
ァス領域１ｂが形成される（第５図（ａ））。
入を行うと１表面に結晶層１ａが残り、内部にアモルフ
ァス領域１ｂが形成される（第５図（ａ））。
前よりも低加速の条件で例えばＢ゛イオン注入行い、ア
モルファス領域１ｂ内に不純物注入領域１ｃを形成する
（第５図（ｂ））。
モルファス領域１ｂ内に不純物注入領域１ｃを形成する
（第５図（ｂ））。
アモルファス領域１ｂを結晶化するためのアニルを行う
と、結晶化は表面の結晶層１ａとアモルファス領域１ｂ
の境界、及びアモルファス領域１ｂと内部のＳｉ基板結
晶層との境界からアモルファス領域】ｂを食いつぶすよ
うに結晶化が進行し１表面からと内部から結晶化した層
が衝突するところに多くの欠陥が発生する（第５図（Ｃ
））。
と、結晶化は表面の結晶層１ａとアモルファス領域１ｂ
の境界、及びアモルファス領域１ｂと内部のＳｉ基板結
晶層との境界からアモルファス領域】ｂを食いつぶすよ
うに結晶化が進行し１表面からと内部から結晶化した層
が衝突するところに多くの欠陥が発生する（第５図（Ｃ
））。
これらの欠陥は電気特性に悪影響を及ぼすので不純物拡
散層を浅く形成しようとしても限界がある。
散層を浅く形成しようとしても限界がある。
一方、高速動作を目指したゲート配線とソース・ドレイ
ン上の配線に高融点金属のシリコン化合物を用いたサリ
サイド構造では、チタンシリサイド層を形成する時、Ｓ
ｉはＳｉ基板側からのみ表面に向かって供給され、それ
ゆえＳｉ基板内部には原子空孔が発生する。その原子空
孔は活性化のためのアニールのに、ｐ−ｎ接合部の転位
を成長させ、電気特性に悪影響を与えるといった問題が
ある。
ン上の配線に高融点金属のシリコン化合物を用いたサリ
サイド構造では、チタンシリサイド層を形成する時、Ｓ
ｉはＳｉ基板側からのみ表面に向かって供給され、それ
ゆえＳｉ基板内部には原子空孔が発生する。その原子空
孔は活性化のためのアニールのに、ｐ−ｎ接合部の転位
を成長させ、電気特性に悪影響を与えるといった問題が
ある。
したがって、浅い接合のソース・ドレインと低抵抗の高
融点金属配線を兼ね備えた半導体装置を実現するために
は、上記の問題を解決する必要がある。
融点金属配線を兼ね備えた半導体装置を実現するために
は、上記の問題を解決する必要がある。
第１図（ａ）乃至（ｅ）、第２図（ａ）乃至（ｇ）、第
３図（ａ）乃至（ｅ）は、それぞれ、実施例■、実施例
■。
３図（ａ）乃至（ｅ）は、それぞれ、実施例■、実施例
■。
実施例■を説明するための工程を示す断面図である。
上記課題は、■半導体基板１の表面に結晶層１ａが残る
程の高加速でイオン注入を行い、内部にアモルファス領
域１ｂを形成する工程と、前記アモルファス領域１ｂに
不純物を注入し、不純物注入領域１ｃを形成する工程と
、前記結晶層１ａをエッチングしで除去した後アニール
し、前記アモルファス領域１ｂを結晶化し前記不純物注
入領域１ｃを活性化する工程とを有する半導体装置の製
造方法によって解決される。
程の高加速でイオン注入を行い、内部にアモルファス領
域１ｂを形成する工程と、前記アモルファス領域１ｂに
不純物を注入し、不純物注入領域１ｃを形成する工程と
、前記結晶層１ａをエッチングしで除去した後アニール
し、前記アモルファス領域１ｂを結晶化し前記不純物注
入領域１ｃを活性化する工程とを有する半導体装置の製
造方法によって解決される。
また、■前記半導体基板１ａはＳｉ基板であり。
前記イオン注入は■族元素或いは不活性ガスのイオン注
入である半導体装置の製造方法によって解決される。
入である半導体装置の製造方法によって解決される。
また、■一導電型のＳｉ基板１の素子形成領域にゲート
絶縁膜３を介してポリＳｉのゲート電極４を形成する工
程と、前記ゲート電極４をマスクにして素子形成領域に
■族元素或いは不活性ガスをイオン注入し、アモルファ
ス領域１ｂを形成した後２反対導電型の不純物をイオン
注入して前記アモルファス領域１ｂに不純物注入領域１
ｃを形成する工程と、前記ゲート電極４０側部を覆う絶
縁物側壁５を形成する工程と、全面にＴｉを堆積した後
筒１のアニールを行い、前記ゲート電極４上及び前記絶
縁物側壁５両側のＴｉを下地のＳｉと反応させてチタン
シリサイド層６を形成した後、前記絶縁物側壁５上の未
反応のＴｉを選択的にエッチングしで除去する工程と、
前記不純物注入領域１ｃを活性化する第２のアニールを
行い、前記ゲート電極４の両側にソース・ドレイン領域
７を形成する工程とを有する半導体装置の製造方法によ
って解決される。
絶縁膜３を介してポリＳｉのゲート電極４を形成する工
程と、前記ゲート電極４をマスクにして素子形成領域に
■族元素或いは不活性ガスをイオン注入し、アモルファ
ス領域１ｂを形成した後２反対導電型の不純物をイオン
注入して前記アモルファス領域１ｂに不純物注入領域１
ｃを形成する工程と、前記ゲート電極４０側部を覆う絶
縁物側壁５を形成する工程と、全面にＴｉを堆積した後
筒１のアニールを行い、前記ゲート電極４上及び前記絶
縁物側壁５両側のＴｉを下地のＳｉと反応させてチタン
シリサイド層６を形成した後、前記絶縁物側壁５上の未
反応のＴｉを選択的にエッチングしで除去する工程と、
前記不純物注入領域１ｃを活性化する第２のアニールを
行い、前記ゲート電極４の両側にソース・ドレイン領域
７を形成する工程とを有する半導体装置の製造方法によ
って解決される。
また、■一導電型のＳｉ基板１の素子形成領域にゲート
絶縁膜３を介してポリＳｉのゲート電極４を形成する工
程と、前記ゲート電極４をマスクにして素子形成領域の
表面に結晶層１ａが残る程の高加速で■族元素或いは不
活性ガスをイオン注入し、内部にアモルファス領域１ｂ
を形成した後３反対導電型の不純物をイオン注入して前
記アモルファス領域１ｂに不純物注入領域１ｃを形成す
る工程と。
絶縁膜３を介してポリＳｉのゲート電極４を形成する工
程と、前記ゲート電極４をマスクにして素子形成領域の
表面に結晶層１ａが残る程の高加速で■族元素或いは不
活性ガスをイオン注入し、内部にアモルファス領域１ｂ
を形成した後３反対導電型の不純物をイオン注入して前
記アモルファス領域１ｂに不純物注入領域１ｃを形成す
る工程と。
前記結晶層１ａをエッチングしで除去する工程と。
前記ゲート電極４の側部を覆う絶縁物側壁５を形成する
工程と、全面にＴｉを堆積した後筒１のアニールを行い
、前記ゲート電極４上及び前記絶縁物側壁５両側のＴｉ
を下地のＳｉと反応させてチタンシリサイドＮ６を形成
した後、前記絶縁物側壁５上の未反応のＴｉを選択的に
エッチングしで除去する工程と、前記不純物注入領域１
ｃを活性化する第２のアニールを行い、前記ゲート電極
４の両側にソース・ドレイン７を形成する工程とを有す
る半導体装置の製造方法によって解決される。
工程と、全面にＴｉを堆積した後筒１のアニールを行い
、前記ゲート電極４上及び前記絶縁物側壁５両側のＴｉ
を下地のＳｉと反応させてチタンシリサイドＮ６を形成
した後、前記絶縁物側壁５上の未反応のＴｉを選択的に
エッチングしで除去する工程と、前記不純物注入領域１
ｃを活性化する第２のアニールを行い、前記ゲート電極
４の両側にソース・ドレイン７を形成する工程とを有す
る半導体装置の製造方法によって解決される。
■本発明では、高加速でイオン注入を行った時半導体基
板ｌの表面に残る結晶層１ａを、アニール前にエッチン
グしで除去するので、アニールの際。
板ｌの表面に残る結晶層１ａを、アニール前にエッチン
グしで除去するので、アニールの際。
アモルファス領域１ｂの結晶化は内部の半導体基板１内
部の結晶層とアモルファス領域１ｂの境界から表面に向
かって進行し、欠陥は表面に掃き出される。
部の結晶層とアモルファス領域１ｂの境界から表面に向
かって進行し、欠陥は表面に掃き出される。
それゆえ、欠陥のない薄い不純物拡散層１ｄを形成する
ことができる。
ことができる。
■半導体基板１をＳｉ基板とし、アモルファス領域１ｂ
を形成するためのイオン注入を■族元素或いは不活性ガ
スのイオン注入で行えば、アニール後これらのイオンは
Ｓｉ基板に対して有害な不純物とはならない。
を形成するためのイオン注入を■族元素或いは不活性ガ
スのイオン注入で行えば、アニール後これらのイオンは
Ｓｉ基板に対して有害な不純物とはならない。
■チタンシリサイド層６を形成する第１のアニルの際、
Ｓｉ基板１には既にアモルファス’６Ｍ 域１ ｂを形
成するためのＳｉ゛がイオン注入されているから、アモ
ルファス領域１ｂでは結晶層に比べて単位堆積当りのＳ
ｉ原子の数が多い。それがチタンシリサイド層６を形成
するために表面に供給されるので、Ｓｉ基板１内に発生
する原子空孔の数はアモルファス領域１ｂがない場合よ
りも減少する。
Ｓｉ基板１には既にアモルファス’６Ｍ 域１ ｂを形
成するためのＳｉ゛がイオン注入されているから、アモ
ルファス領域１ｂでは結晶層に比べて単位堆積当りのＳ
ｉ原子の数が多い。それがチタンシリサイド層６を形成
するために表面に供給されるので、Ｓｉ基板１内に発生
する原子空孔の数はアモルファス領域１ｂがない場合よ
りも減少する。
その結果、 ｐ−ｎ接合からの転位の成長が防がれる
。
。
■アモルファス領域１ｂを形成するため高加速でイオン
注入を行った時Ｓｉ基板ｌの表面に残る結晶層１ａを、
アニール前にエッチングしで除去するようにしているの
で、浅くかつ欠陥のないソース・ドレインが形成される
。また、前記■と同様の理由により、 ｐ−ｎ接合か
らの転位の成長が防がれる。
注入を行った時Ｓｉ基板ｌの表面に残る結晶層１ａを、
アニール前にエッチングしで除去するようにしているの
で、浅くかつ欠陥のないソース・ドレインが形成される
。また、前記■と同様の理由により、 ｐ−ｎ接合か
らの転位の成長が防がれる。
〔実施例］
第１図（ａ）乃至（ｅ）は実施例Ｉの工程を示す断面図
であり、以下、これらの図を参照しながら説明する。
であり、以下、これらの図を参照しながら説明する。
第１図（ａ）参照
Ｓｉ基板１に素子分離用絶縁膜２を形成し、素子形成領
域にゲート酸化膜３を介してポリＳｉのゲート電極４を
形成する。
域にゲート酸化膜３を介してポリＳｉのゲート電極４を
形成する。
第１図（ｂ）参照
ゲート電極４をマスクにして、素子形成領域にＧｅ”を
加速電圧１３０ ｋｅＶ、ドーズ量２ Ｅ １４ｃｍ−
”の条件でイオン注入する。この条件で２表面に約１０
０人の結晶層１ａが、Ｓｉ基板１内に約９００人のアモ
ルファス領域１ｂが形成される。ゲート電極４上にも約
１００人の結晶層４ａと約９００人のアモルファス領域
４ｂが形成される。
加速電圧１３０ ｋｅＶ、ドーズ量２ Ｅ １４ｃｍ−
”の条件でイオン注入する。この条件で２表面に約１０
０人の結晶層１ａが、Ｓｉ基板１内に約９００人のアモ
ルファス領域１ｂが形成される。ゲート電極４上にも約
１００人の結晶層４ａと約９００人のアモルファス領域
４ｂが形成される。
第１図（ｃ）参照
ゲート電極４をマスクにして、素子形成領域にＢ“或い
はＢＦ、”を加速電圧１ＱｋｅＶ、ドーズ量３ Ｅ １
３ｃｍ−”の条件でイオン注入する。アモルファス領域
１ｂ、 ４ｂ内に不純物注入領域１ｃ、 ４ｃが形成さ
れる。
はＢＦ、”を加速電圧１ＱｋｅＶ、ドーズ量３ Ｅ １
３ｃｍ−”の条件でイオン注入する。アモルファス領域
１ｂ、 ４ｂ内に不純物注入領域１ｃ、 ４ｃが形成さ
れる。
第１図（ｄ）参照
結晶層１ａ、 ４ａをウェットエッチにより除去する。
第１図（ｅ）参照
８００°Ｃ前後の温度でアニールする。このアニールに
よりアモルファス領域１ｂ、 ４ｂは結晶化し、不純物
の拡散と活性化が起こって不純物拡散層１ｄ。
よりアモルファス領域１ｂ、 ４ｂは結晶化し、不純物
の拡散と活性化が起こって不純物拡散層１ｄ。
４ｄが形成される。
不純物拡散層１ｄはソース・ドレインとなり、その厚さ
は０．１ μｍ以下である。
は０．１ μｍ以下である。
アモルファス領域１ｂの結晶化の進行とともに欠陥は表
面に向かって掃き出されてソース・ドレインに欠陥が残
らず、電気特性は改善された。
面に向かって掃き出されてソース・ドレインに欠陥が残
らず、電気特性は改善された。
なお、アニールはアモルファス領域１ｂ、 ４ｂを結晶
化する７００°Ｃ前後の低温アニールと、不純物注入領
域１ｃ、 ４ｃを活性化する８００°Ｃ以上の高温アニ
ールに分けて行ってもよい。
化する７００°Ｃ前後の低温アニールと、不純物注入領
域１ｃ、 ４ｃを活性化する８００°Ｃ以上の高温アニ
ールに分けて行ってもよい。
また、上の実施例ではＢ＋或いはＢ Ｆ ｚ ”のイオ
ン注入の後に結晶層１ａ、 ４ａをウェットエッチによ
り除去したが、この順序を逆にしてもよい。
ン注入の後に結晶層１ａ、 ４ａをウェットエッチによ
り除去したが、この順序を逆にしてもよい。
次に、実施例Ｈについて説明する。
第２図（ａ）乃至軸）は実施例Ｈの工程を示す断面図で
あり、以下、これらの図を参照しながら説明する。
あり、以下、これらの図を参照しながら説明する。
第２図（ａ）参照
Ｓｉ基板１に素子分離用絶縁膜２を形成し、素子形成領
域にゲート酸化膜３を介してポリＳｉのゲート電極４を
形成する。
域にゲート酸化膜３を介してポリＳｉのゲート電極４を
形成する。
第２図（ｂ）参照
ゲート電極４をマスクにして、素子形成領域にＳｉ＋を
加速電圧４０ｋｅＶ、ドーズ量２ Ｅ １５ｃｍ−２の
条件でイオン注入する。この条件で２表面に厚さ約９０
０人のアモルファス領域１ｂが形成される。
加速電圧４０ｋｅＶ、ドーズ量２ Ｅ １５ｃｍ−２の
条件でイオン注入する。この条件で２表面に厚さ約９０
０人のアモルファス領域１ｂが形成される。
ゲート電極４上にも約９００人のアモルファス領域４ｂ
が形成される。
が形成される。
第２図（ｃ）参照
ゲート電極４をマスクにして、素子形成領域にＢ゛或い
はＢＦ２”を加速電圧１０ｋｅν、ドーズ量３ Ｅ １
３ＣＯ１−”の条件でイオン注入する。これにより、ア
モルファス領域１ｂ、 ４ｂ内に厚さ約６５０人の不純
物注入領域１ｃ、 ４ｃが形成される。
はＢＦ２”を加速電圧１０ｋｅν、ドーズ量３ Ｅ １
３ＣＯ１−”の条件でイオン注入する。これにより、ア
モルファス領域１ｂ、 ４ｂ内に厚さ約６５０人の不純
物注入領域１ｃ、 ４ｃが形成される。
第２図（ｄ）参照
ＣＶＤ法により、 ４００〜５００°ｃで全面ニｓｉｏ
、を１００〜４００人堆積した後１反応性イオンエッチ
（ＲＩＥ）によりＳｉＯ□をエッチバックして、ゲート
電極４の側部に絶縁物側壁５を形成する。
、を１００〜４００人堆積した後１反応性イオンエッチ
（ＲＩＥ）によりＳｉＯ□をエッチバックして、ゲート
電極４の側部に絶縁物側壁５を形成する。
第２図（ｅ）参照
スパッタ法により室温で全面にＴｉを２００〜６００人
堆積する。
堆積する。
第２図（ｆ）参照
５００〜５５０°Ｃの低温でランプアニールを行い。
Ｔｉと下地のＳｉを反応させ、Ｔｉリッチなチタンシリ
サイド層６を形成する。この時、絶縁物側壁５上には未
反応のＴｉが残る。
サイド層６を形成する。この時、絶縁物側壁５上には未
反応のＴｉが残る。
第２図（ｇ）参照
未反応のＴｉを水、アンモニア、過酸化水素の混合液で
選択的にエッチングしで除去する。
選択的にエッチングしで除去する。
次いで、８００°Ｃ以上の高温でアニールする。不純物
は拡散し活性化され、ゲート電極４の両側にソース・ド
レイン７が、ゲート電極４上に不純物拡散層４ｄが形成
される。
は拡散し活性化され、ゲート電極４の両側にソース・ド
レイン７が、ゲート電極４上に不純物拡散層４ｄが形成
される。
このようにして、ソース・ドレイン７の厚さが１０００
人と薄＜、ゲート電極４上とソース・ドレイン７上に低
抵抗のチタンシリサイド層６をもつサリサイド構造のＭ
Ｏ３型半導体装置が実現された。
人と薄＜、ゲート電極４上とソース・ドレイン７上に低
抵抗のチタンシリサイド層６をもつサリサイド構造のＭ
Ｏ３型半導体装置が実現された。
次に、実施例■について説明する。
第３図（ａ）乃至（ｅ）は実施例■の工程を示す断面図
であり、以下、これらの図を参照しながら説明する。
であり、以下、これらの図を参照しながら説明する。
第３図（ａ）参照
この図は第１図（ｄ）と同じであり、ここまでの工程は
実施例Ｉの第１図（ｄ）に至る工程と同じである。
実施例Ｉの第１図（ｄ）に至る工程と同じである。
第３図（ｂ）参照
ＣＶＤ法により、４００〜５００°Ｃで全面に５ｉｎ２
を１００〜４００人堆積した後１反応性イオンエッチ（
ＲＩＥ）により５ｉ（ｈをエッチバックして、ゲート電
極４の側部に絶縁物側壁５を形成する。
を１００〜４００人堆積した後１反応性イオンエッチ（
ＲＩＥ）により５ｉ（ｈをエッチバックして、ゲート電
極４の側部に絶縁物側壁５を形成する。
第３図（ｃ）参照
スパッタ法により、室温で全面にＴｉを２００〜６００
人堆積する。
人堆積する。
第３図（ｄ）参照
５００〜５５０°Ｃの低温でランプアニールを行い。
Ｔｉと下地のＳｉを反応させ、Ｔｉリッチなチタンシリ
サイド層６を形成する。この時、絶縁物側壁５上には未
反応のＴｉが残る。
サイド層６を形成する。この時、絶縁物側壁５上には未
反応のＴｉが残る。
第３図（ｅ）参照
未反応のＴｉを水、アンモニア、過酸化水素の混合液で
選択的にエッチングしで除去する。
選択的にエッチングしで除去する。
次いで、８００°Ｃ以上の高温でアニールする。不純物
は拡散し活性化され、ゲート電極４の両側にソース・ド
レイン７が、ゲート電極４上に不純物拡散層４ｄが形成
される。
は拡散し活性化され、ゲート電極４の両側にソース・ド
レイン７が、ゲート電極４上に不純物拡散層４ｄが形成
される。
このようにして、ソース・ドレイン７の厚さが７００人
と極めて薄く、ゲート電極４上とソース・ドレイン７上
に低抵抗のチタンシリサイド層６をもつサリサイド構造
のＭＯ３型半導体装置が実現された。
と極めて薄く、ゲート電極４上とソース・ドレイン７上
に低抵抗のチタンシリサイド層６をもつサリサイド構造
のＭＯ３型半導体装置が実現された。
以上説明したように９本発明によれば、浅い拡散層を形
成する技術とサリサイド構造を形成する技術を融合する
ことにより、高集積で高速動作の半導体装置を提供する
ことができる。
成する技術とサリサイド構造を形成する技術を融合する
ことにより、高集積で高速動作の半導体装置を提供する
ことができる。
第１図（ａ）乃至（ｅ）は実施例Ｉの工程を示す断面図
。 第２図（ａ）乃至（ｇ）は実施例■の工程を示す断面図
。 第３図（ａ）乃至（ｅ）は実施例■の工程を示す断面図
。 第４図（ａ）乃至（ｄ）は浅い接合を形成する工程を示
す断面図。 第５図（ａ）乃至（ｃ）は欠陥発生を説明するための図 第６図（ａ）乃至（ｄ）はサリサイド構造を形成する工
程を示す断面図 である。 図において。 １は半導体基板であってＳｉ基板 １ａは結晶層。 １ｂはアモルファス領域。 １ｃは不純物注入領域。 １ｄは不純物拡散層。 ２は素子分離用絶縁膜。 ３はゲート絶縁膜であってゲー ４はゲート電極。 ４ａは結晶層。 ４ｂはアモルファス領域。 ４ｃは不純物注入領域 ４ｄは不純物拡散層。 ５は絶縁物側壁。 ６はチタンシリサイド層。 ７はソース・ドレイン領域 ト酸化膜。 実 方包 伴り ■ 第 ２ 図（イめ１） 実 絶 ４列 ■ 第 １ 図 ／７世 図（ｉ ２） 実施例 茅 ３ ■ 図 欠ど市澄りｌ 名）ン一 日月するＬ涜りの間第 夕 図 清い俸冶侍形成するＬ才り 第 図 ７′）ブイド構造を形成する。工−オり第 図
。 第２図（ａ）乃至（ｇ）は実施例■の工程を示す断面図
。 第３図（ａ）乃至（ｅ）は実施例■の工程を示す断面図
。 第４図（ａ）乃至（ｄ）は浅い接合を形成する工程を示
す断面図。 第５図（ａ）乃至（ｃ）は欠陥発生を説明するための図 第６図（ａ）乃至（ｄ）はサリサイド構造を形成する工
程を示す断面図 である。 図において。 １は半導体基板であってＳｉ基板 １ａは結晶層。 １ｂはアモルファス領域。 １ｃは不純物注入領域。 １ｄは不純物拡散層。 ２は素子分離用絶縁膜。 ３はゲート絶縁膜であってゲー ４はゲート電極。 ４ａは結晶層。 ４ｂはアモルファス領域。 ４ｃは不純物注入領域 ４ｄは不純物拡散層。 ５は絶縁物側壁。 ６はチタンシリサイド層。 ７はソース・ドレイン領域 ト酸化膜。 実 方包 伴り ■ 第 ２ 図（イめ１） 実 絶 ４列 ■ 第 １ 図 ／７世 図（ｉ ２） 実施例 茅 ３ ■ 図 欠ど市澄りｌ 名）ン一 日月するＬ涜りの間第 夕 図 清い俸冶侍形成するＬ才り 第 図 ７′）ブイド構造を形成する。工−オり第 図
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板（１ａ）の表面に結晶層（１ａ）が残
る程の高加速でイオン注入を行い、内部にアモルファス
領域（１ｂ）を形成する工程と、 前記アモルファス領域（１ｂ）に不純物を注入し、不純
物注入領域（１ｃ）を形成する工程と、前記結晶層（１
ａ）をエッチングしで除去した後アニールし、前記アモ
ルファス領域（１ｂ）を結晶化し前記不純物注入領域（
１ｃ）を活性化する工程とを有することを特徴とする半
導体装置の製造方法。 〔２〕前記半導体基板（１ａ）はＳｉ基板であり、前記
イオン注入はIV族元素或いは不活性ガスのイオン注入で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 〔３〕一導電型のＳｉ基板（１）の素子形成領域にゲー
ト絶縁膜（３）を介してポリＳｉのゲート電極（４）を
形成する工程と、 前記ゲート電極（４）をマスクにして素子形成領域にI
V族元素或いは不活性ガスをイオン注入し、アモルファ
ス領域（１ｂ）を形成した後、反対導電型の不純物をイ
オン注入して前記アモルファス領域（１ｂ）に不純物注
入領域（１ｃ）を形成する工程と、前記ゲート電極（４
）の側部を覆う絶縁物側壁（５）を形成する工程と、 全面にＴｉを堆積した後第１のアニールを行い、前記ゲ
ート電極（４）上及び前記絶縁物側壁（５）両側のＴｉ
を下地のＳｉと反応させてチタンシリサイド層（６）を
形成した後、前記絶縁物側壁（５）上の未反応のＴｉを
選択的にエッチングして除去する工程と、 前記不純物注入領域（１ｃ）を活性化する第２のアニー
ルを行い、前記ゲート電極（４）の両側にソース・ドレ
イン（７）を形成する工程とを 有することを特徴とする半導体装置の製造方法。 〔４〕一導電型のＳｉ基板（１）の素子形成領域にゲー
ト絶縁膜（３）を介してポリＳｉのゲート電極（４）を
形成する工程と、 前記ゲート電極（４）をマスクにして素子形成領域の表
面に結晶層（１ａ）が残る程の高加速でIV族元素或いは
不活性ガスをイオン注入し、内部にアモルファス領域（
１ｂ）を形成した後、反対導電型の不純物をイオン注入
して前記アモルファス領域（１ｂ）に不純物注入領域（
１ｃ）を形成する工程と、前記結晶層（１ａ）をエッチ
ングして除去する工程と、 前記ゲート電極（４）の側部を覆う絶縁物側壁（５）を
形成する工程と、 全面にＴｉを堆積した後第１のアニールを行い、前記ゲ
ート電極（４）上及び前記絶縁物側壁（５）両側のＴｉ
を下地のＳｉと反応させてチタンシリサイド層（６）を
形成した後、前記絶縁物側壁（５）上の未反応のＴｉを
選択的にエッチングして除去する工程と、 前記不純物注入領域（１ｃ）を活性化する第２のアニー
ルを行い、前記ゲート電極（４）の両側にソース・ドレ
イン（７）を形成する工程とを 有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9978590A JPH03297148A (ja) | 1990-04-16 | 1990-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9978590A JPH03297148A (ja) | 1990-04-16 | 1990-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03297148A true JPH03297148A (ja) | 1991-12-27 |
Family
ID=14256590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9978590A Pending JPH03297148A (ja) | 1990-04-16 | 1990-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03297148A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
-
1990
- 1990-04-16 JP JP9978590A patent/JPH03297148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
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