JPS61107741A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61107741A JPS61107741A JP22770284A JP22770284A JPS61107741A JP S61107741 A JPS61107741 A JP S61107741A JP 22770284 A JP22770284 A JP 22770284A JP 22770284 A JP22770284 A JP 22770284A JP S61107741 A JPS61107741 A JP S61107741A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- integrated circuit
- circuit device
- logic
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 230000006870 function Effects 0.000 claims abstract description 58
- 230000006386 memory function Effects 0.000 claims abstract description 31
- 238000007493 shaping process Methods 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 33
- 238000000034 method Methods 0.000 description 13
- 235000012431 wafers Nutrition 0.000 description 12
- 230000010354 integration Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、配線パターンの変更によって種々の記憶機能、論理
機能を抽出することが可能なマスタスライス方式を採用
する半導体集積回路装置に適用して有効な技術に関する
ものである。
に、配線パターンの変更によって種々の記憶機能、論理
機能を抽出することが可能なマスタスライス方式を採用
する半導体集積回路装置に適用して有効な技術に関する
ものである。
［背景技術］
マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施こす配線パターンの変更により、多
くの記憶機能、論理機能を抽出することかできる。マス
タウェーハは、一つ又は複数の半導体素子によって構成
された基本セルを。
マスタウェーハに施こす配線パターンの変更により、多
くの記憶機能、論理機能を抽出することかできる。マス
タウェーハは、一つ又は複数の半導体素子によって構成
された基本セルを。
第１の方向に複数配置して基本セル列を構成し、該基本
セル列を行方向に配線領域を介在して所定の間隔で複数
配置して構成されている。
セル列を行方向に配線領域を介在して所定の間隔で複数
配置して構成されている。
マスクスライス方式を採用する半導体集積回路装置は、
ユーザからの依頼に対し短時間で製品を完成させること
ができるという特徴がある。メーカ側においては、マス
タウェーハの開発、製作コストを低減するために、基本
セルの配置レイアウト等を最適に設計し、できる限り多
くの記憶機能、論理機能を抽出させて、マスタウェーハ
の使用効率を向上させる必要がある。
ユーザからの依頼に対し短時間で製品を完成させること
ができるという特徴がある。メーカ側においては、マス
タウェーハの開発、製作コストを低減するために、基本
セルの配置レイアウト等を最適に設計し、できる限り多
くの記憶機能、論理機能を抽出させて、マスタウェーハ
の使用効率を向上させる必要がある。
そこで、記憶機能と論理機能とを効率よく抽出させる２
つの半導体集積回路装置が提案されている。
つの半導体集積回路装置が提案されている。
（１）論理機能を構成する基本セルの所定部に、記憶機
能を専用に構成する記憶機能構成領域を設けた半導体集
積回路装置（Ｓａｎｏ、Ｔ、、ｅｔ、 ａｌ”Ａ ２０
ｎｓＣＭＯ５Ｆｕｎｃｔ、１ｏｎａｌ Ｇａｔ、ｅ
Ａｒｒａｙ ｔｒｉｔ、ｈ ａ Ｃｏｎｆｉｇ
ｎｒａｂｌｅ Ｍｅｍｏｒｙ”ｌ５ＳＣＣ８３ｐ、１４
６〜１４７）。
能を専用に構成する記憶機能構成領域を設けた半導体集
積回路装置（Ｓａｎｏ、Ｔ、、ｅｔ、 ａｌ”Ａ ２０
ｎｓＣＭＯ５Ｆｕｎｃｔ、１ｏｎａｌ Ｇａｔ、ｅ
Ａｒｒａｙ ｔｒｉｔ、ｈ ａ Ｃｏｎｆｉｇ
ｎｒａｂｌｅ Ｍｅｍｏｒｙ”ｌ５ＳＣＣ８３ｐ、１４
６〜１４７）。
（２）論理機能を構成する基本セル列間の配線領域に、
記憶機能又は論理機能を構成する記憶又は論理機能構成
領域を設けた半導体集積回路装置（Ｔａｋｅｃｈｉ、Ｍ
、、ｅｌｌ、 ａｌ ”Ａ ＣＭＯ３１２に−Ｇａ
ｔｅ Ａｒｒａｙ ｗｉｔｈ Ｆｌｅｘｉｂｌｅ
１０Ｋｂ ＭｅＩＩｌｏｒｙ”ｌ５ＳＣＣ８４ｐ、２５
８〜２５９）。
記憶機能又は論理機能を構成する記憶又は論理機能構成
領域を設けた半導体集積回路装置（Ｔａｋｅｃｈｉ、Ｍ
、、ｅｌｌ、 ａｌ ”Ａ ＣＭＯ３１２に−Ｇａ
ｔｅ Ａｒｒａｙ ｗｉｔｈ Ｆｌｅｘｉｂｌｅ
１０Ｋｂ ＭｅＩＩｌｏｒｙ”ｌ５ＳＣＣ８４ｐ、２５
８〜２５９）。
しかしながら、かかる技術における検討の結果、本発明
者は、前記両者の半導体集積回路装置では、ランダムア
クセスメモリ（ＲＡＭ） 、シフトレジスタ（ＳＲ）、
ファストインファストアウトバッファメモリ（ＦＩＦＯ
）等の多種の記憶機能を一つのマスタウェーハで実現す
ることができないという問題点を見い出した。
者は、前記両者の半導体集積回路装置では、ランダムア
クセスメモリ（ＲＡＭ） 、シフトレジスタ（ＳＲ）、
ファストインファストアウトバッファメモリ（ＦＩＦＯ
）等の多種の記憶機能を一つのマスタウェーハで実現す
ることができないという問題点を見い出した。
この問題点は、以下に述べる理由によって生じる。
すなわち、前者の半導体集積回路装置において、記憶機
能構成領域は、大規模なＲＡＭを構成する 、
。
能構成領域は、大規模なＲＡＭを構成する 、
。
のに最適な設計がなされているが、ＳＲ，ＦＩＦＯ等は
、その最適な設計がなされていない基本セルで構成する
ので、著しい集積度の妨またげになる。
、その最適な設計がなされていない基本セルで構成する
ので、著しい集積度の妨またげになる。
また、反対に後者の半導体集積回路装置において、記憶
又は論理機能構成領域は、ＳＲ，ＦＩＦＯ等を構成する
のに最適な設計がなされているが、ＲＡＭは、その最適
な設計がなされていない基本セル、記憶又は論理機能構
成領域で構成するので、大規模（又は集積度）の妨また
げになる。
又は論理機能構成領域は、ＳＲ，ＦＩＦＯ等を構成する
のに最適な設計がなされているが、ＲＡＭは、その最適
な設計がなされていない基本セル、記憶又は論理機能構
成領域で構成するので、大規模（又は集積度）の妨また
げになる。
［発明の目的］
本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、一つのマスタウェーハで多種類
の記憶機能を抽出することが可−能な技術を提供するこ
とにある。
集積回路装置において、一つのマスタウェーハで多種類
の記憶機能を抽出することが可−能な技術を提供するこ
とにある。
本発明の他の目的は、マスタスライス・方式を採用する
半導体集積回路装置において、高集積化又は動作時間を
高速化させることが可能な技術を提供することにある。
半導体集積回路装置において、高集積化又は動作時間を
高速化させることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなりち、マスタスライス方式を採用する半導体集積回
路装置において、論理機能を構成する基本セルの所定部
に記憶機能構成領域を設け、基本セル列間の配線領域に
記憶又は論理機能構成領域を設ける。
路装置において、論理機能を構成する基本セルの所定部
に記憶機能構成領域を設け、基本セル列間の配線領域に
記憶又は論理機能構成領域を設ける。
これによって、ＲＡＭ、ＳＲ，Ｆ Ｉ Ｆ○等の構成に
最適な設計がなされているので、集積度の妨またげを抑
制し、一つのマスタウェーハで多種類の記憶機能を抽出
することができる。
最適な設計がなされているので、集積度の妨またげを抑
制し、一つのマスタウェーハで多種類の記憶機能を抽出
することができる。
以下、本発明の構成について１本発明を、ＣＭＩＳで基
本セルを構成するマスタスライス方式を採用する半導体
集積回路装置に適用した一実施例とともに説明する。
本セルを構成するマスタスライス方式を採用する半導体
集積回路装置に適用した一実施例とともに説明する。
［実施例］
第１図は、本発明の一実施例を説明するための半導体集
積回路装置の概略構成を示す平面図、第２図は、第１図
の要部である基本セルと記憶又は論理機能構成領域を示
す平面図、第３図は、第１図の要部である記憶機能構成
領域を示す平面図である。第２図、第３図及び後述する
第７図、第８図は、その構成をわかり易すくするために
、各導電層間に設けられるフィールド絶縁膜以外の絶縁
膜は図示しない。
積回路装置の概略構成を示す平面図、第２図は、第１図
の要部である基本セルと記憶又は論理機能構成領域を示
す平面図、第３図は、第１図の要部である記憶機能構成
領域を示す平面図である。第２図、第３図及び後述する
第７図、第８図は、その構成をわかり易すくするために
、各導電層間に設けられるフィールド絶縁膜以外の絶縁
膜は図示しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置（配線が施こされていないマスタウェ
ーハを示している）である。
導体集積回路装置（配線が施こされていないマスタウェ
ーハを示している）である。
２外部入出力端子、３は入出力バッファ回路である。
４は基本セルであり、ｐチャネルＭ Ｉ Ｓ ＦＥＴと
ｎチャネルＭＩＳＦＥＴとで構成され、一つで３人力Ｎ
ＡＮＤゲート回路を構成できるようになっている。この
基本セル４は、主として、論理機能を抽出するためのも
のである。
ｎチャネルＭＩＳＦＥＴとで構成され、一つで３人力Ｎ
ＡＮＤゲート回路を構成できるようになっている。この
基本セル４は、主として、論理機能を抽出するためのも
のである。
５は基本セル列であり、複数の基本セル４を列方向に規
則的に配置して設けられている。この基本セル列５は、
配線領域６を介在して所定の間隔で行方向に複数列配置
されている。
則的に配置して設けられている。この基本セル列５は、
配線領域６を介在して所定の間隔で行方向に複数列配置
されている。
７は記憶又は論理機能構成領域であり、配線領域６の所
定部に複数の半導体素子を規則的に配置し、基本セル列
５と略平行に延在して設けられている。この記憶又は論
理機能構成領域７は、記憶機能又は論理機能を構成する
場合に、必要に応じて基本セル４と別に又は併せて使用
され、また、配線領域６として使用される。記憶又は論
理機能構成領域７は、論理回路又はＳＲ，ＦＩＦ○等を
構成するのに最適な設計がなされている。
定部に複数の半導体素子を規則的に配置し、基本セル列
５と略平行に延在して設けられている。この記憶又は論
理機能構成領域７は、記憶機能又は論理機能を構成する
場合に、必要に応じて基本セル４と別に又は併せて使用
され、また、配線領域６として使用される。記憶又は論
理機能構成領域７は、論理回路又はＳＲ，ＦＩＦ○等を
構成するのに最適な設計がなされている。
８は記憶機能構成領域であり、半導体集積回路装置１の
内部集積回路の所定部に設けられている。
内部集積回路の所定部に設けられている。
この記憶機能構成領域８は、ＲＡＭを専用に構成できる
ようになっており、大規模なＲＡＭを構成するのに最適
な設計がなされている。
ようになっており、大規模なＲＡＭを構成するのに最適
な設計がなされている。
第２図及び第３図において、９はシリコン単結
□゛晶からなるｎ−型の半導体基板、１０はｐ−型
のウェル領域である。
□゛晶からなるｎ−型の半導体基板、１０はｐ−型
のウェル領域である。
工ｌはフィールド絶縁膜であり、半導体素子間を電気的
に分離するためのものである。
に分離するためのものである。
１２は導電層であり、半導体基板９又はウェル領域１０
の所定上部にゲート絶縁膜（図示していない）を介して
設けられている。この導電層１２は、ＭＩＳＦＥＴのゲ
ート電極を構成するためのものである。
の所定上部にゲート絶縁膜（図示していない）を介して
設けられている。この導電層１２は、ＭＩＳＦＥＴのゲ
ート電極を構成するためのものである。
１３はｎ＋型の半導体領域であり、導電層１２の両側部
のウェル領域１０の主面部に設けられている。この半導
体領域１３は、ソース領域又はドレイン領域として使用
されるもので、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔを構
成するためのものである。
のウェル領域１０の主面部に設けられている。この半導
体領域１３は、ソース領域又はドレイン領域として使用
されるもので、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔを構
成するためのものである。
１４はｐ＋型の半導体領域であり、導電層１２の両側部
の半導体基板９の主面部に設けられている。この半導体
領域１４は、ソース領域又はドレイン領域として使用さ
れるもので、ＰチャネルＭＩ ５ＦＥＴを構成するため
のものである。
の半導体基板９の主面部に設けられている。この半導体
領域１４は、ソース領域又はドレイン領域として使用さ
れるもので、ＰチャネルＭＩ ５ＦＥＴを構成するため
のものである。
ｎチャネルＭＩ ５ＦＥＴＱｎは、ウェル領域１０、ゲ
ート絶縁膜、導電層１２及び一対の半導体領域１３によ
って構成されている。
ート絶縁膜、導電層１２及び一対の半導体領域１３によ
って構成されている。
Ｐチャネ／Ｌ／ＭＩＳＦＥＴＱＰは、半導体基板９゜ゲ
ート絶縁膜、導電層１２及び一対の半導体領域１４によ
って構成されている。
ート絶縁膜、導電層１２及び一対の半導体領域１４によ
って構成されている。
基本セル４は、ソース領域又はドレイン領域の少なくと
も一方を共有にした３つのｎチャネルＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎと３つのＰチャネルＭＩＳＦＥＴＱｐとに
よって構成されている。この基本セル４は、前述したよ
うに、３人力ＮＡＮＤゲート回路を構成できるように構
成されているが、これに限定されるものではなく、２人
力、４人力ＮＡＮＤゲート回路を構成できるように構成
してもよい。
も一方を共有にした３つのｎチャネルＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎと３つのＰチャネルＭＩＳＦＥＴＱｐとに
よって構成されている。この基本セル４は、前述したよ
うに、３人力ＮＡＮＤゲート回路を構成できるように構
成されているが、これに限定されるものではなく、２人
力、４人力ＮＡＮＤゲート回路を構成できるように構成
してもよい。
記憶又は論理機能構成領域７は、ソース領域又はドレイ
ン領域の少なくとも一方を共有にした３つのｎチャネル
ＭＩＳＦＥＴＱｎと３つのｐチャネルＭＩＳＦＥＴＱｐ
とによって構成される記憶又は論理セルフＡが規則的に
複数配置して構成される。
ン領域の少なくとも一方を共有にした３つのｎチャネル
ＭＩＳＦＥＴＱｎと３つのｐチャネルＭＩＳＦＥＴＱｐ
とによって構成される記憶又は論理セルフＡが規則的に
複数配置して構成される。
記憶機能構成領域８は、４つのｎチャネルＭＩＳＦＥＴ
Ｑｎと２つのｐチャネルＭＩＳＦＥＴＱＰとにより構成
される記憶セル８Ａが規則的に複数装置して構成されて
い乙。また、この記憶機能構成領域８は、デコーダ、セ
ンスアンプ等を構成するための最適な設計がなされてい
る。
Ｑｎと２つのｐチャネルＭＩＳＦＥＴＱＰとにより構成
される記憶セル８Ａが規則的に複数装置して構成されて
い乙。また、この記憶機能構成領域８は、デコーダ、セ
ンスアンプ等を構成するための最適な設計がなされてい
る。
なお、第２図及び第３図では、記憶又は論理機能構成領
域７に設けられるＭＩ ５ＦＥＴＱｎ、ＱＰと、記憶機
能構成領域８に設けられるＭＩＳＦＥＴＱｎ、Ｑｐとを
略同等のサイズで示しであるが、実際：；は、前者に比
べて後者が数〜数十倍ノ」１さく構成されている。
域７に設けられるＭＩ ５ＦＥＴＱｎ、ＱＰと、記憶機
能構成領域８に設けられるＭＩＳＦＥＴＱｎ、Ｑｐとを
略同等のサイズで示しであるが、実際：；は、前者に比
べて後者が数〜数十倍ノ」１さく構成されている。
次に、一つの前記半導体集積回路装置（マスタウェーハ
）を用いて、ＲＡＭ、ＳＲ，ＦＩＦＯ等の多種類の記憶
機能を構成した例について説明する。
）を用いて、ＲＡＭ、ＳＲ，ＦＩＦＯ等の多種類の記憶
機能を構成した例について説明する。
第４図は、本発明の一実施例を説明するための多種類の
記憶機能を構成したときの半導体集積回路装置の概略構
成を示す平面図、第５図は、基本セル及び記憶又は論理
機能構成領域を使用して構成される記憶機能の等価回路
図、第６図は、記憶機能構成領域を使用して構成される
記憶機能の等価回路図、第７図は、第５図の具体的な構
成を示す平面図、第８図は、第６図の具体的な構成を示
す平面図である。
記憶機能を構成したときの半導体集積回路装置の概略構
成を示す平面図、第５図は、基本セル及び記憶又は論理
機能構成領域を使用して構成される記憶機能の等価回路
図、第６図は、記憶機能構成領域を使用して構成される
記憶機能の等価回路図、第７図は、第５図の具体的な構
成を示す平面図、第８図は、第６図の具体的な構成を示
す平面図である。
第４図において、１５Ａ乃至１５Ｄは半導体集積回路装
置１に構成された記憶機能である。
置１に構成された記憶機能である。
記憶機能１５Ａ乃至１５Ｃは、基本セル４と記憶又は論
理機能構成領域７とによって構成されている。記憶機能
１５Ａは、小規模なＲＡＭである。
理機能構成領域７とによって構成されている。記憶機能
１５Ａは、小規模なＲＡＭである。
記憶機能１５Ｂは、ＳＲである。記憶機能１５Ｇは、Ｆ
ＩＦＯである。
ＩＦＯである。
記憶機能１５Ａ乃至１５Ｇは、それらの最適な設計がな
されている基本セル４と記憶又は論理機能構成領域７と
で構成されているので、集積度の妨またげにはならない
。
されている基本セル４と記憶又は論理機能構成領域７と
で構成されているので、集積度の妨またげにはならない
。
記憶機能１５Ｄは、記憶機能構成領域８によって構成さ
れている。記憶機能１５Ｄは、大規模なＲＡＭである。
れている。記憶機能１５Ｄは、大規模なＲＡＭである。
記憶機能ＬＳＤは、その最適な設計がなされている記憶
機能構成領域８で構成されているので、 □゛
集積度の妨またげにはならない。
機能構成領域８で構成されているので、 □゛
集積度の妨またげにはならない。
第５図乃至第８図において、Ｄ＋ 、Ｄ２ 、Ｄ２はデ
ータ線、Ｗｉ、Ｗｉ （ｉ＝ｏ 、ｓ 、２ 、３）
は書込信号線、Ｒｉ（ｉ＝。、□、２＊ ａ）は続出信
号線、ＷＬはワード線である。
ータ線、Ｗｉ、Ｗｉ （ｉ＝ｏ 、ｓ 、２ 、３）
は書込信号線、Ｒｉ（ｉ＝。、□、２＊ ａ）は続出信
号線、ＷＬはワード線である。
Ｖｃｃは電源電圧線又は電源電圧端子（例えば、５ ［
Ｖ］ ） 、Ｖｓ ｓは基準電圧線又は基準電圧端子（
例えば、Ｏ［Ｖ］）である。
Ｖ］ ） 、Ｖｓ ｓは基準電圧線又は基準電圧端子（
例えば、Ｏ［Ｖ］）である。
Ｑは出力信号線である。
これらのデータ線り、書込信号線Ｗ、読出信号線Ｒ、ワ
ード線ＷＬ、電源電圧線Ｖｃｃ、基準電圧線Ｖ ｓ ｓ
、出力信号線Ｑは、第７図及び第８図で実線により示さ
れているが、実際には、例えば２層のアルミニウム配線
によって構成されている。
ード線ＷＬ、電源電圧線Ｖｃｃ、基準電圧線Ｖ ｓ ｓ
、出力信号線Ｑは、第７図及び第８図で実線により示さ
れているが、実際には、例えば２層のアルミニウム配線
によって構成されている。
そして、各配線の結線、半導体領域１３．１４との接続
及び導電層１２との接続は、・印により示されている。
及び導電層１２との接続は、・印により示されている。
Ｆ、Ｆ、はフリップフロップ回路、ＮＯＲはＮ○Ｒゲー
ト回路、ＮＡＮＤはＮＡＮＤゲート回路である。
ト回路、ＮＡＮＤはＮＡＮＤゲート回路である。
［効果］
以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
術によれば、以下に述べるような効果を得ることができ
る。
（１）マスタスライス方式を採用する半導体集積回路装
置において、論理機能を構成する基本セルの所定部に記
憶機能構成領域を設け、基本セル列間の配線領域に記憶
又は論理機能構成領域を設けたことによって、ＲＡＭ、
ＳＲ，ＦＩＦＯ等の多種類の記憶機能の構成に最適な設
計がなされているので、集積度の妨またげを抑制し、一
つのマスタウェーハで多種類の記憶機能を抽出すること
ができる。
置において、論理機能を構成する基本セルの所定部に記
憶機能構成領域を設け、基本セル列間の配線領域に記憶
又は論理機能構成領域を設けたことによって、ＲＡＭ、
ＳＲ，ＦＩＦＯ等の多種類の記憶機能の構成に最適な設
計がなされているので、集積度の妨またげを抑制し、一
つのマスタウェーハで多種類の記憶機能を抽出すること
ができる。
（２）前記（１）により、マスタウェーハの使用効率を
向上することができる。
向上することができる。
（３）前記（１）により、ＳＲ，ＦＩＦＯ等の記憶機能
を構成し、さらに、大規模なＲＡＭを構成する場合に、
両者を一つのマスタウェーハに構成することができるの
で、前記ＲＡＭを外付けする必要がなくなる。
を構成し、さらに、大規模なＲＡＭを構成する場合に、
両者を一つのマスタウェーハに構成することができるの
で、前記ＲＡＭを外付けする必要がなくなる。
（４）前記（３）により、ＲＡＭの外付けの必要がなく
なり、インタフェースを通す必要がなくなるので、半導
体集積回路装置の動作時間の高速化を図ることができる
。
なり、インタフェースを通す必要がなくなるので、半導
体集積回路装置の動作時間の高速化を図ることができる
。
（５）前記（３）及び（４）により、インターフェース
用の外部入出力端子を不要に増加させることがないので
、論理機能を充分に活用できる外部入出力端子数を得る
ことができる。
用の外部入出力端子を不要に増加させることがないので
、論理機能を充分に活用できる外部入出力端子数を得る
ことができる。
以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、１つの記憶機能構成
領域を設けた半導体集積回路装置に適用した例について
説明したが、２つ又はそれ以上の記憶機能構成領域を設
けた半導体集積回路装置に適用してもよい。
領域を設けた半導体集積回路装置に適用した例について
説明したが、２つ又はそれ以上の記憶機能構成領域を設
けた半導体集積回路装置に適用してもよい。
また、前記実施例は、本発明を、ＣＭＩＳで基本セルを
構成する半導体集積回路装置に適用した例について説明
したが、基チャネルＭＩＳＦＥＴを備えた半導体集積回
路装置に適用してもよい。
構成する半導体集積回路装置に適用した例について説明
したが、基チャネルＭＩＳＦＥＴを備えた半導体集積回
路装置に適用してもよい。
第１図は、本発明の一実施例を説明するための半導体集
積回路装置の概略構成を示す平面図。 第２図は、第１図の要部である基本セルと記憶又は論理
機能構成領域を示す平面図、 第３図は、第１図の要部である記憶機能構成領域を示す
平面図、 第４ばば、本発明の一実施例を説明するための多種類の
記憶機能を構成したときの半導体集積回路装置の概略構
成を示す平面図。 第５図は、基本セル及び記憶又は論理機能構成領域を使
用して構成される記憶機能の等価回路図、第６図は、記
憶機能構成領域を使用して構成される記憶機能の等価回
路図、 第７図は、第５図の具体的な構成を示す平面図、第８図
は、第６＠の具体的な構成を示す平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力バッファ回路、４・・・基本セ
ル、５・・・基本セル列、６・・・配線領域、７・・・
記憶又は論理機能構成領域、８・・・記憶機能構成領域
、９・・・半導体基板、工０・・・ウェル領域、１１・
・・フィールド絶縁膜、１２・・・導電層、１３．１４
川半導体領域、７Ａ・・・記憶又は論理セル、８Ａ・・
・記憶セル、１５Ａ乃至１５ Ｄ−・・記憶機能、Ｑｎ
、Ｑｐ−ＭＩ ５ＦＥＴ、Ｄ＋ 、Ｄ２ 、石、、、、
データ線、Ｗｉ、Ｗｉ・・・書込信号線、「・・・読出
信号線、ＷＬ・・・ワード線、Ｖｃｃ・・・電Ｒ電圧線
又は電源電圧端子、ＶｓＳ・・・基準電圧線又は基４Ｉ
電圧端子、ミ・・・出方信号線、Ｆ、Ｆ、・・・フリッ
プフロップ回路、ＮＯＲ・・・ＮＯＲゲート回路、Ｎ
Ａ Ｎ Ｄ・・・Ｎ Ａ Ｎ Ｄゲート回路で、ある。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
積回路装置の概略構成を示す平面図。 第２図は、第１図の要部である基本セルと記憶又は論理
機能構成領域を示す平面図、 第３図は、第１図の要部である記憶機能構成領域を示す
平面図、 第４ばば、本発明の一実施例を説明するための多種類の
記憶機能を構成したときの半導体集積回路装置の概略構
成を示す平面図。 第５図は、基本セル及び記憶又は論理機能構成領域を使
用して構成される記憶機能の等価回路図、第６図は、記
憶機能構成領域を使用して構成される記憶機能の等価回
路図、 第７図は、第５図の具体的な構成を示す平面図、第８図
は、第６＠の具体的な構成を示す平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力バッファ回路、４・・・基本セ
ル、５・・・基本セル列、６・・・配線領域、７・・・
記憶又は論理機能構成領域、８・・・記憶機能構成領域
、９・・・半導体基板、工０・・・ウェル領域、１１・
・・フィールド絶縁膜、１２・・・導電層、１３．１４
川半導体領域、７Ａ・・・記憶又は論理セル、８Ａ・・
・記憶セル、１５Ａ乃至１５ Ｄ−・・記憶機能、Ｑｎ
、Ｑｐ−ＭＩ ５ＦＥＴ、Ｄ＋ 、Ｄ２ 、石、、、、
データ線、Ｗｉ、Ｗｉ・・・書込信号線、「・・・読出
信号線、ＷＬ・・・ワード線、Ｖｃｃ・・・電Ｒ電圧線
又は電源電圧端子、ＶｓＳ・・・基準電圧線又は基４Ｉ
電圧端子、ミ・・・出方信号線、Ｆ、Ｆ、・・・フリッ
プフロップ回路、ＮＯＲ・・・ＮＯＲゲート回路、Ｎ
Ａ Ｎ Ｄ・・・Ｎ Ａ Ｎ Ｄゲート回路で、ある。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、一つ又は複数の半導体素子によって構成される基本
セルを、第１の所定の方向に複数配置して基本セル列を
設け、該基本セル列を第１の方向と略直交する第２の方
向に、配線領域を介在して所定の間隔で複数配置して設
けられた内部集積回路部を有する半導体集積回路装置で
あって、前記内部集積回路部の所定部に、複数の半導体
素子を規則的に配置して記憶機能を専用に構成する記憶
機能構成領域を設け、前記配線領域の所定部に、複数の
半導体素子を規則的に配置して記憶機能又は論理機能を
構成する記憶又は論理機能構成領域を設けたことを特徴
とする半導体集積回路装置。 ２、前記内部集積回路部は、前記半導体素子間に施こす
配線パターンの変更によって、種々の記憶機能又は論理
機能を抽出することができることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置。 ３、前記記憶機能構成領域は、ランダムアクセスメモリ
を構成してなることを特徴とする特許請求の範囲第１項
又は第２項に記載の半導体集積回路装置。 ４、前記記憶又は論理機能構成領域は、シフトレジスタ
、ファストインファストアウトバッファメモリ等を構成
してなることを特徴とする特許請求の範囲第１項乃至第
３項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22770284A JPS61107741A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22770284A JPS61107741A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107741A true JPS61107741A (ja) | 1986-05-26 |
Family
ID=16865005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22770284A Pending JPS61107741A (ja) | 1984-10-31 | 1984-10-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107741A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278247A (ja) * | 1986-12-19 | 1988-11-15 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
| JP2004327483A (ja) * | 2003-04-21 | 2004-11-18 | Renesas Technology Corp | 半導体集積回路及び回路設計装置 |
-
1984
- 1984-10-31 JP JP22770284A patent/JPS61107741A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278247A (ja) * | 1986-12-19 | 1988-11-15 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
| JP2004327483A (ja) * | 2003-04-21 | 2004-11-18 | Renesas Technology Corp | 半導体集積回路及び回路設計装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733288A (en) | Gate-array chip | |
| EP0102644B1 (en) | Semiconductor integrated circuit device | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| US6590802B2 (en) | Semiconductor storage apparatus | |
| JPH0516188B2 (ja) | ||
| JPH03165061A (ja) | 半導体集積回路装置 | |
| US4992845A (en) | Semiconductor integrated circuit device having input/output buffer cells each comprising a plurality of transistor regions arranged in a single line | |
| JPH0434309B2 (ja) | ||
| US5831315A (en) | Highly integrated low voltage SRAM array with low resistance Vss lines | |
| JPH0480538B2 (ja) | ||
| EP0523967B1 (en) | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device | |
| JPH0243349B2 (ja) | ||
| JPS61107741A (ja) | 半導体集積回路装置 | |
| JPH0252428B2 (ja) | ||
| JPS60254631A (ja) | 半導体集積回路 | |
| JPH0120539B2 (ja) | ||
| JPH0568862B2 (ja) | ||
| JPH0329187B2 (ja) | ||
| JPH0371789B2 (ja) | ||
| JPS60134435A (ja) | 半導体集積回路装置 | |
| JPS6135535A (ja) | マスタ−スライス集積回路装置 | |
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| JPS62183140A (ja) | 半導体集積回路装置 | |
| JPH02181949A (ja) | 半導体集積回路 | |
| JPS6276735A (ja) | 半導体集積回路装置 |