JPH0568862B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体集積回路装置に関し、特に
たとえばマスタスライス方式のゲートアレイ形半
導体集積回路装置（ゲートアレイLSI）に関す
る。

ゲートアレイLSIはマスタスライス方式の製造
プロセス、各種CADツールの採用により、少量
多品種生産向けの論理LSI設計方式として一般に
知られており、近年の半導体技術の進歩に伴い収
容ゲート数も増加の一途をたどつている。

ところで、収容する回路規模が増加するに伴
い、ランダムロジツクだけの論理回路が少なくな
り、メモリ回路を内蔵したゲートアレイLSIの開
発が強く望まれている。

現在まで発表のあつたメモリ回路内蔵のゲート
アレイLSIのチツプ構成の一例を第１図に示す。
図において、ゲートアレイLSIチツプ１上には、
メモリ専用領域２、ランダムロジツクを構成する
ための内部ゲート領域３、入力、出力および入出
力バツフア領域（以下バツフア領域と称す）４が
形成される。

周知のようにゲートアレイLSIは予めトランジ
スタを形成する拡散工程（マスタ工程）まで作成
しておき、それ以後の配線工程（スライス工程）
で異なるマスクパターンを用いることにより同一
のマスタチツプを用いて異なる論理LSIを実現で
きるようになつている。

第１図の従来例においては、内部ゲート領域３
の配線を変更することにより、各種の論理回路を
実現可能になつている。また、メモリ専用領域
２、内部ゲート領域３、バツフア領域４の相互の
配線も変更することが可能である。このように配
線工程を変更することでメモリ回路を含んだ各種
の論理回路が実現できるように構成されている。

従来の装置は以上のように構成されていたの
で、メモリ回路を含む論理回路を実現するために
はメモリ専用に設計されたメモリ専用領域を予め
マスタチツプに設置する必要がある。また、メモ
リ回路を用いない論理回路を実現する場合には、
このメモリ専用領域をほかに転用できずチツプの
有効利用率が低下し、チツプのコストの増大を招
くという欠点があつた。

それゆえに、この発明の主たる目的は、予めマ
スタチツプにメモリ専用領域を設けることなく、
配線工程において基本セルに配線を施すことによ
り任意の領域にメモリ領域を実現できるような半
導体集積回路装置提供することである。

この発明は、要約すれば、半導体基板上に設け
られた複数個のトランジスタからなる基本セルを
並べてなるセル列ブロツクを配線領域を間に挟ん
で複数段並べた構造を有するゲートアレイチツプ
上に、基本セルを適宜に配線することによつてメ
モリセルと入出力制御回路と選択回路を有するメ
モリ回路を形成し、そして、上記メモリセルは１
ビツト×Ｎワード（Ｎは２以上の整数）のサブメ
モリブロツクを１単位として構成し、各サブメモ
リブロツクはそれぞれが同一のセル列ブロツク内
に配置されるように構成し、かつ各サブメモリブ
ロツク内のビツトラインをセル列ブロツク内の基
本セルの配列方向に沿つて形成するようにしたも
のである。

この発明の上述の目的およびその他の目的と特
徴は、図面を参照して行なう以下の詳細な説明か
ら一層明らかとなろう。

第２図ないし第８図はこの発明の一実施例を示
す図である。まず、これら第２図ないし第８図を
参照して、CMOSゲートアレイLSIにスタテイツ
ク型ランダムアクセスメモリを構成した場合の実
施例を説明する。なお、以下の各図において同一
参照番号は同一または相当部分を示す。

第２図はこの実施例が適用されるゲートアレイ
LSIのマスタチツプ構成を示す図である。図にお
いて、ゲートアレイLSIのマスタチツプ１１上に
は、その周辺部に、４つのバツフア領域４が形成
される。このバツフア領域４で囲まれる領域内に
は、内部ゲート領域３が形成される。この内部ゲ
ート領域３には、帯状の複数本のセル列ブロツク
３０，３０、…が間隔をおいて配置される。各セ
ル列ブロツク３０の間の領域は、配線領域５，
５，…となる。各セル列ブロツク３０には、後述
するように、トランジスタなどの回路素子が規則
的に配列されている。これらの回路素子に対して
配線を形成することによつて、たとえば様々な論
理ゲートが構成される。このようにして構成され
た論理ゲートの入力および出力は、配線領域５に
おける配線を通じてそれぞれ適当に接続される。
このようにして特定の動作を行なう回路が作られ
る。

第３図は第２図に示すセル列ブロツク３０に形
成される基本セルの一例の構成を示す平面図であ
る。この基本セルは、Ｐチヤンネル型MOSトラ
ンジスタ（PMOST）のゲートを構成する多結晶
シリコン層（以下ポリシリコン層）３０１ａ〜３
０１ｄと、Ｎチヤネル型MOSトランジスタ
（NMOST）のゲートを構成するポリシリコン層
３０２ａ〜３０２ｄと、PMOSTのソース・ドレ
インを構成するＰ型拡散領域３０３ａ〜３０３ｅ
と、NMOSTのソース・ドレインを構成するＮ
型拡散領域３０４ａ〜３０４ｅと、Ｐ型基板上に
構成されたＮウエル拡散領域３０５とを含む。

第４図は第３図に示す線−に沿う断面図で
ある。図において、Ｐ型の半導体基板９上には、
前述のポリシリコン層３０１ａ〜３０１ｄ、Ｐ型
拡散領域３０３ａ〜３０３ｅが形成されるととも
に、SiO₂で構成された厚いフイールド絶縁膜６
と、第１の層間絶縁膜７と、薄い酸化膜で構成さ
れたゲート絶縁膜８とが形成される。第１の層間
絶縁膜７は、ポリシリコン層３０１ａ〜３０１ｄ
とその上の配線層を電気的に絶縁するためのもの
である。ゲート絶縁膜８は、ゲートとチヤネル領
域を電気的に絶縁するためのものである。

第５図は第３図に示す線−に沿う断面図で
ある。この第５図の断面構造は前述の第４図の断
面構造とほぼ同様であるため、その詳細な説明は
省略する。なお、第５図では、第４図に示すよう
なＮウエル拡散領域３０５が設けられていない。
これは、半導体基板９はＰ型でありかつ、第５図
がNMOSTの断面構造を示しているからである。

第６図はこの実施例で用いるメモリセルのトラ
ンジスタ回路の一例を示す回路図である。図にお
いて、このトランジスタ回路は、PMOST４０１
ｂおよび４０１ｃと、NMOST４０２ａ〜４０
２ｄと、データ端子４０６ａおよび４０６ｂと、
メモリセル選択端子４０７とを含む。PMOST４
０１ｃおよび４０１ｂ、NMOST４０２ｃおよ
び４０２ｂによつてCMOSインバータによる双
安定回路が形成されている。NMOST４０２ａ
および４０２ｄは、双安定回路のデータが保持さ
れてる端子（保持端子）とデータ端子４０６ａお
よび４０６ｂを互いに接続または遮断する通過ゲ
ートスイツチである。すなわち、メモリセル選択
４０７の電位が論理的に高電位（ハイレベル）の
場合、通過ゲートスイツチ４０２ａおよび４０２
ｄはオンし、上述の保持端子とデータ端子４０６
ａおよび４０６ｂを接続する。このときメモリセ
ルは読出しおよび書込みが可能となる。一方、メ
モリセル選択端子４０７の電位が論理的に低電位
（ローレベル）の場合、通過ゲートスイツチ４０
２ａおよび４０２ｄはオフ状態となり、保持端子
とデータ端子４０６ａおよび４０６ｂとを遮断す
る。このとき、メモリセルは記憶したデータを保
持する。

第７図は第６図に示すトランジスタ回路を第３
図に示す基本セルの上に実現してできた１ビツト
メモリセルを示す平面図である。図において、基
本セルには、第１および第２の配線層が重ねら
れ、これら第１および第２の配線層によつて種々
の配線が施される。すなわち、ビツトライン３０
６ａおよび３０６ｂと、２本のワードライン３０
７と、電源ライン３１０と、接地ライン３１１と
が形成される。なお、ビツトライン３０６ａおよ
び３０６ｂと、電源ライン３１０と、接地ライン
３１１とは、第１の配線層による配線である。ま
た、ワードライン３０７は第２の配線層による配
線である。さらに、基本セルには、２本の配線３
０８と、２本の配線３０９とが形成される。配線
３０８は、第１の配線層による配線であり、各
MOSTのゲート・ソース・ドレインを接続する。
また、配線３０９は、第１の配線層による配線で
あり、ワードライン３０７と所定のMOSTとの
ゲートを接続する。各ラインおよび各配線と
MOSTとの接続は、コンタクトホール１０１を
形成することによつて行なわれる。このコンタク
トホール１０１は、第１の配線層とその下のＰ型
拡散層、Ｎ型拡散層、またはポリシリコン層とを
電気的に接続するために第１の層間絶縁膜７（第
４図および第５図参照）にあけられた穴である。
また、ワードライン３０７と配線３０９との接続
は、スルーホール１０２を形成することによつて
行なわれる。このスルーホール１０２は、第１の
配線層とその上の第２の配線層とを電気的に接続
するために第２の層間絶縁膜（第１の配線層と第
２の配線層とを電気的に絶縁するための絶縁膜）
にあけられた穴である。

第８図は第７図に示す１ビツトメモリセルと周
辺回路とで構成される２ビツト×４ワードの
RAMの構成を示す回路図である。図において、
このRAMは、メモリセル選択信号生成回路（ア
ドレスデコーダ）４１と、２つのサブメモリブロ
ツク４２とで構成される。メモリセル選択信号生
成回路４１は、２つのインバータ５０ａおよび５
０ｂと、４つのANDゲート５１ａ〜５１ｂとを
含んで構成される。アドレス信号入力端子AOお
よびＡ１には、サブメモリブロツク４２における
所定のワードを選択するための２値アドレス信号
が与えられる。アドレスデコーダ４１はこのアド
レス信号をデコードし、ANDゲート５１ａ〜５
１ｄから所望のメモリセルに対して選択信号を導
出する。

１ビツトメモリセル４０ａ〜４０ｈは、第７図
に示した１ビツトメモリセルである。１ビツトメ
モリセル４０ａと４０ｅ、４０ｂと４０ｆ，４０
ｃと４０ｇ，４０ｄと４０ｈは、それぞれ、１ワ
ードを構成する。これら２ビツト×４ワードのメ
モリセルは、１ビツト×４ワードのサブメモリブ
ロツクに分割される。すなわち、２つのサブメモ
リブロツク４２のうち一方のサブメモリブロツク
は１ビツトメモリセル４０ａ〜４０ｄを含み、他
方のサブモリブロツクは１ビツトメモリセル４０
ｅ〜４０ｈを含む。

ここで、各サブメモリブロツク４２は、それぞ
れが同一のセル例ブロツク３０（第２図参照）上
に形成される。すなわち、１つのサブメモリブロ
ツク４２が複数のセル列ブロツク３０にまたがつ
て形成されることはない。したがつて、１ビツト
メモリセル４０ａ〜４０ｄは同一のセル列ブロツ
ク上に形成され、同様に１ビツトメモリセル４０
ｅ〜４０ｈも同一のセル列ブロツク上に形成され
る。そして、１ビツトメモリセル４０ａ〜４０ｄ
は、ビツトごとに隣接して配置され、それぞれの
メモリセルを結ぶビツトライン３０６ａおよび３
０６ｂは、各メモリセルの配列方向に沿つて配線
される。同様に、１ビツトメモリセル４０ｅ〜４
０ｈもビツトごとに隣接して配置され、各メモリ
セル間を結ぶビツトライン３０６ａおよび３０６
ｂは、各メモリセルの配列方向に沿つて配線され
る。好ましくは、ビツトライン３０６ａおよび３
０６ｂは、第２図に示すセル列ブロツク３０上で
配線される。しかしながら、セル列ブロツク３０
上においてそのような配線スペースがない場合
は、配線領域５において配線されてもよい。但
し、この場合もビツトライン３０６ａおよび３０
６ｂは各１ビツトメモリセルの配列方向と平行に
配線される。このような構成にすることによつ
て、各サブメモリブロツク４２におけるビツトラ
イン３０６ａおよび３０６ｂの配線長がほぼ一定
となり、また短くなる。したがつて、サブメモリ
ブロツク毎のビツトラインの寄生容量が一定かつ
小さくなる。周知のように、メモリ回路では、ビ
ツトラインの寄生容量が大きいとアクセスタイム
が長くなる。また、ビツトラインの寄生容量のば
らつきが大きいとアクセスタイムが変動し、動作
が不安定になる。この実施例では、上述のように
ビツトラインの寄生容量を小さくかつ一定にでき
るので、アクセスタイムを短くでき性能の安定化
を図ることができる。

各サブメモリブロツク４２は、さらに入出力回
路およびプルアツプ回路を含む。一方のサブメモ
リブロツク４２の入出力回路はインバータ５０
ｃ，５０ｅおよびNMOSTによる通過制御トラ
ンジスタスイツチ４０４ａによつて構成される。
他方のサブメモリブロツク４２の入出力回路はイ
ンバータ５０ｄ、５０ｆおよびNMOSTによる
通過制御トランジスタ４０４ｂによつて構成され
る。また、一方のサブメモリブロツク４２のプル
アツプ回路は、PMOST４０３ａおよび４０３ｂ
によつて構成され、他方のサブメモリブロツク４
２のプルアツプ回路はPMOST４０３ｃおよび４
０３ｄによつて構成される。

次に、第８図に示す実施例のさらに詳細な構成
および動作について説明する。

各サブメモリブロツク４２に設けられたプルア
ツプ回路には、ビツトライン３０６ａおよび３０
６ｂが接続される。このプルアツプ回路は、デー
タの読出時にビツトライン３０６ａ、および３０
６ｂの寄生容量によつてメモリセルに誤つたデー
タが書込まれてしまうのを防止するためのもので
ある。また、一方のサブメモリブロツク４２のビ
ツトライン３０６ｂは、インバータ５０ｃを介し
てデータ出力端子D_OUT０に接続されるとともに、
通過制御トランジスタスイツチ４０４ａおよびイ
ンバータ５０ｅを介してデータ入力端子D_IN０に
接続される。同様に、他方のサブメモリブロツク
４２のビツトライン３０６ｂは、インバータ５０
ｄを介してデータ出力端子D_OUT１に接続されると
ともに、通過制御トランジスタスイツチ４０４ｂ
およびインバータ５０ｆを介してデータ入力端子
_ＩＮ１に接続される。

また、通過制御トランジスタスイツチ４０４ａ
および４０４ｂのゲート端子には、それぞれイン
バータ５０ｇを介して端子６０が接続される。こ
の端子６０には、読出／書込制御信号が与えられ
る。

また、１ビツトメモリセル４０ａと４０ｅとは
ワードライン３０７で接続され、そのワードライ
ンの一端はANDゲート５１ａの出力端に接続さ
れる。同様に、１ビツトメモリセル４０ｂと４０
ｆ，４０ｃと４０ｇ，４０ｄと４０ｈは、それぞ
れ、ワードライン３０７で接続され、それぞれの
ワードラインの一端は、ANDゲート５１ｂ，５
１ｃ，５１ｄの出力端に接続される。ここで、ア
ドレス信号入力端子Ａ０およびＡ１に入力される
２本のアドレス信号の論理値の組合わせに対し
て、ANDゲート５１ａ〜５１ｄのうち１個の
ANDゲートの出力がハイレベルとなるように、
アドレスデコーダ４１は構成される。したがつ
て、アドレスデコーダ４１によつていずれか１本
のワードライン３０７にハイレベルの信号が導出
され、そのアドレスラインに接続された１対の１
ビツトメモリセルが選択される。すなわち、ワー
ドライン３０７がハイレベルになると、第６図に
示す通過ゲートスイツチ４０２ａおよび４０２ｄ
がオン状態となり、このメモリセルの保持端子は
データ端子４０６ａおよび４０６ｂを介してビツ
トライン３０６ａおよび３０６ｂに接続される。
その他の１ビツトメモリセルの通過ゲートスイツ
チ４０２ａおよび４０２ｄはオフ状態となり、こ
れらのメモリセルの双安定回路とビツトラインは
電気的に分離された状態になつている。このよう
にして、同一のビツトラインには選択された１つ
のメモリセルの双安定回路のみが接続されるよう
な構造になつている。したがつて、選択されたメ
モリセルのデータは、ビツトラインを介してデー
タ出力端子D_OUT０（またはD_OUT１）に出力され
る。このとき、端子６０には、ハイレベルの信号
が印加されており、過剰制御トランジスタスイツ
チ４０４ａおよび４０４ｂをオフ状態にすること
により、ビツトライン３０６ｂとインバータ５０
ｅおよび５０ｆの出力端子との間を分離してい
る。データ書込み時には、端子６０にローレベル
の信号を与えることにより、通過制御トランジス
タスイツチ４０４ａおよび４０４ｂをオン状態に
して、データ入力端子D_IN０およびD_IN１に与えた
入力信号をビツトラインに伝達し、さらに選択さ
れている１ビツトメモリセルへ書込む構成になつ
ている。以上のような構成で、任意のメモリセル
からのデータの読出および任意のメモリセルへの
データの書込みが可能になつている。

なお、上述の実施例では、２ビツト×４ワード
のRAMについて説明したが、メモリの容量は、
用意されている基本セル数内に収まる範囲で任意
に選択できる。

また、上述の実施例では、CMOSスタテイツ
ク型ランダムアクセスメモリの場合について説明
したが、バイポーラ型メモリでもよく、またリー
ドオンリメモリの場合でも同様の効果を奏する。

以下に、リードオンリメモリの場合の実施例に
ついて説明する。

第９図はこの発明の他の実施例に用いられるメ
モリセルの一例である。NMOST６０２は記憶
装置選択装置を兼ねたメモリセルである。このメ
モリセルにおいては、NMOST６０２のゲート
端子を選択端子６０７に接続するか接地端子に接
続するかにより、論理データの「Ｈ」、「Ｌ」の保
持を決定している。

第１０図は第３図に示す基本セル上に第９図で
示すメモリセルを４ビツト分実現した例を示す平
面図である。図において、第３図に示す基本セル
上には、第２の配線層による選択ライン５０７ａ
〜５０７ｄと、第１の配線層によるビツトライン
５０６と、第１の配線層による接地ライン５１１
と、第１の配線層による選択端子とメモリセルを
結ぶ配線３０９とが形成される。なお、ビツトラ
イン５０６は、メモリセルの配列方向に沿つて配
線される。そして、所定の位置に接続のためのコ
ンタクトホール１０１およびスルーホール１０２
が形成されて、４ビツトのメモリセルが構成され
る。

第１１図は第１０図に示すメモリセルと基本セ
ルとスライス部分の一部により構成されたROM
回路を示す回路図である。図ににおいて、この実
施例では、２つのサブメモリブロツク４３を含
む。そして各サブメモリブロツクには、第１０図
に示したようなメモリセル６０ａおよび６０ｂが
設けらる。

以上説明したこの発明によれば、以下に説明す
るような特有の効果が奏される。

マスタスライス方式のゲートアレイチツプ上
の任意の領域にメモリ回路を構成できるように
したので、従来のように予めメモリ専用領域を
設けておく必要がなく、チツプの有効利用率を
向上させることができる。

複数個のビツトセルを１×Ｎワードのサブメ
モリブロツクに分割し、各サブメモリブロツク
をそれぞれ同一のセル列ブロツク上に配置し、
各サブメモリブロツクにおけるビツトラインを
ビツトセルの配列方向に沿つて配線するように
したので、各サブメモリブロツクごとのビツト
ラインの配線長さを短くかつ一定にできる。し
たがつて、ビツトラインの寄生容量がサブメモ
リブロツクごとに小さくかつ一定になり、メモ
リ回路のアクセルタイムを短くでき性能の安定
化を図ることができる。

上述のように、性能の安定化を図ることがで
きるので、たとえばCMOSインバータによつ
て構成されたメモリセルのように、動作は不安
定だがフリツプフロツプなどに比べて素子数が
少ないものをメモリセルとして用いることがで
きる。したがつて、素子数の少ないメモリ回路
を実現することができる。

【図面の簡単な説明】

第１図は従来のメモリ回路内蔵のゲートアレイ
LSIチツプの構成の一例を示す図である。第２図
はこの実施例が適用されるゲートアレイLSIのマ
スタチツプ構成を示す図である。第３図は第２図
のマスタチツプ上に接地された基本セルの平面図
である。第４図は第３図に示す基本セルを線−
で切断した断面図である。第５図は第３図に示
す基本セルを線−で切断した断面図である。
第６図はこの実施例で用いるメモリセルの回路図
である。第７図は第３図に示す基本セル上にスラ
イス部分の一部を用いて第６図に示すメモリセル
回路を実現したメモリセルの構成を示す平面図で
ある。第８図は第７図に示すメモリセルと基本セ
ルとスライス部分の一部を用いて構成したメモリ
装置の一例を示す回路図である。第９図はこの考
案の他の実施例で用いるリードオンリメモリのメ
モリセルの回路図である。第１０図は第９図に示
すメモリ回路の４ワード分を第３図に示す基本セ
ル上に実現したものを示すメモリセルの平面図で
ある。第１１図は第１０図のメモリセルと基本セ
ルとスライス部分の一部を用いて構成したメモリ
装置の回路図である。 図において、１はゲートアレイLSIチツプ、２
はメモリ専用領域、３は内部ゲート領域、４はバ
ツフア領域、５は配線領域、６はフイールド絶縁
膜、７は第１の層間絶縁膜、８はゲート絶縁膜、
９はＰ型の半導体基板、１１はゲートアレイチツ
プ、３０はセル列ブロツク、４０ａ〜４０ｈは１
ビツトメモリセル、４１はアドレスデコーダ、４
２はサブメモリブロツク、５０ａ〜５０ｇはイン
バータ回路、５１ａ〜５１ｄはANDゲート、１
０１はコンタクトホール、１０２はスルーホー
ル、３０１ａ〜３０１ｄはPMOSTのゲートを構
成するポリシリコン層、３０２ａ〜３０２ｄは
NMOSTのゲートを構成するポリシリコン層、
３０３ａ〜３０３ｅはPMOSTのソースドレイン
を構成するＰ型拡散領域、３０４ａ〜３０４ｅは
NMOSTのソースドレインを構成するＮ型拡散
領域、３０５はＮウエル拡散領域、３０６ａおよ
び３０６ｂはビツトライン、３０７はワードライ
ン、３１０は電源ライン、３１１は接地ライン、
５０６はビツトライン、５０７ａ〜５０７ｄは選
択ライン、５１１は接地ラインを示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に設けられた複数個のトランジ
   スタからなる基本セルを並べてなるセル列ブロツ
   クを複数段並べた構造を有するゲートアレイチツ
   プ上に、複数個の前記基本セルを用いて、複数の
   メモリセル、入出力制御回路、および該メモリセ
   ルの所要個数を選択する選択回路を有するメモリ
   回路が形成され、 前記複数のメモリセルは、１ビツト×Ｎワード
   （Ｎは２以上の整数）のサブメモリブロツクに分
   割されており、 前記各サブメモリブロツクは、それぞれが同一
   の前記セル列ブロツク内で構成され、かつその内
   部のメモリセル間でデータの受け渡しを行なうビ
   ツトラインが該メモリセルの配列方向に沿つて形
   成されていることを特徴とする半導体集積回路装
   置。 ２ 前記サブメモリブロツクは、 Ｎ個のメモリセルと、 入出力回路とを含む、特許請求の範囲第１項記
   載の半導体集積回路装置。 ３ 前記ビツトラインが、前記セル列ブロツクの
   領域内に形成されたことを特徴とする、特許請求
   の範囲第１項または第２項記載の半導体集積回路
   装置。 ４ 前記各サブメモリブロツク内の配線パターン
   が同一のパターン形状をしていることを特徴とす
   る、特許請求の範囲第１項ないし第３項のいずれ
   かに記載の半導体集積回路装置。