JPS6074058A - デ−タ処理装置におけるバッファストレ−ジ制御方法 - Google Patents
デ−タ処理装置におけるバッファストレ−ジ制御方法Info
- Publication number
- JPS6074058A JPS6074058A JP58181905A JP18190583A JPS6074058A JP S6074058 A JPS6074058 A JP S6074058A JP 58181905 A JP58181905 A JP 58181905A JP 18190583 A JP18190583 A JP 18190583A JP S6074058 A JPS6074058 A JP S6074058A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer storage
- address
- storage
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はデータ処理装置にお（プるバッファストレージ
制御方法、特に仮想アドレスから実アドレスへの動的ア
ドレス変換を行なうに際して、バッファストレージにお
りるヒツト率を維持しながら上記アドレス変換を行う技
術に関するものである。
制御方法、特に仮想アドレスから実アドレスへの動的ア
ドレス変換を行なうに際して、バッファストレージにお
りるヒツト率を維持しながら上記アドレス変換を行う技
術に関するものである。
（２） 技術の背景
データ処［！装置には、動作の遅い主記憶装置のために
、高速の内部処１９！８置が待ち状態になるのを防ぐ目
的で、バッファストレージと呼ばれる緩衝用の記憶部を
設はデータの読出しの高速化を図る場合がある。また、
記憶装置の記憶容量を増大させるために仮想記憶方式を
採用してレベルの異なる記憶装置を複数備えたものがあ
る。このような、バッファストレージを有する一方で仮
想記憶方式を採用するデータ処理装置では、主記憶以外
の記憶装置からデータを読出り“ためのプログラムは論
理アドレス（仮想アドレスともいう）を使って行なわれ
る。主記憶以外の記憶装置（以下、非主記憶装置という
）からデータを読出すには、第１図に示すように当該非
主記憶装置１の必要なデータをページ２単位（５１２ワ
一ド程度の比較的大きな単位）で主記憶に移す一方で、
主記憶上にはページ２内に含まれたデータのアドレスを
索引するための。
、高速の内部処１９！８置が待ち状態になるのを防ぐ目
的で、バッファストレージと呼ばれる緩衝用の記憶部を
設はデータの読出しの高速化を図る場合がある。また、
記憶装置の記憶容量を増大させるために仮想記憶方式を
採用してレベルの異なる記憶装置を複数備えたものがあ
る。このような、バッファストレージを有する一方で仮
想記憶方式を採用するデータ処理装置では、主記憶以外
の記憶装置からデータを読出り“ためのプログラムは論
理アドレス（仮想アドレスともいう）を使って行なわれ
る。主記憶以外の記憶装置（以下、非主記憶装置という
）からデータを読出すには、第１図に示すように当該非
主記憶装置１の必要なデータをページ２単位（５１２ワ
一ド程度の比較的大きな単位）で主記憶に移す一方で、
主記憶上にはページ２内に含まれたデータのアドレスを
索引するための。
ページデープル即ち変換デープル３を設けておく。変換
テーブル３は、第２図に示すように、論理アドレスと実
アドレス（主記憶内にお（〕る実際のアドレス）とを対
照させ、プログラム内の論理アドレスに対する主記憶Ｍ
Ｓ内の実アドレスがわかるようにしたものである。そし
て、実際の動作においては、プログラム実行時に論理ア
ドレスによる呼出しが行なわれた場合には、変換テーブ
ル３内のデータをフェッチ即ち読出し、論理アドレスか
ら実アドレスへの動的変換（Ｄ ｙｎａｍｉｃ Ａ ｄ
ｄｒｃｓｓ 丁 ｒａｎｓｌａｔｉｏｎ ： Ｑ Ａ
Ｔともいう）を行い、このアドレス変換を行った結果を
一種のレジスタ機１指を持ったＴＬＢ＜Ｔｒａｎｓｌａ
ｔｉｏｎ １ｏｏｋａｓｉｄｅ Ｂｕｙｅｒ ）に登録
してｄ３ぎ、以後は同じ論理アドレスが呼出されたとき
は直ちにＴＬＢから取出せるようにする一方、新たな論
理アドレスに苅する変換テーブルフェッチデータはバッ
ファストレージＢＳをアクセスし、当該バッフアメ１−
レージＢＳに登録されていない場合には主記憶Ｍ Ｓ内
の変換テーブル３をフェッチし、必要な変操テーブルフ
１ツヂデータを得る。このにうな動的アドレス変換を行
うには、通常のデータ処理にとって不都合にならない様
、このアドレス変換作業に要する時間の短縮を図り、ま
ｌＣ狛にバッファストレージに登録されたデータを追い
出すことのない様にする必要がある。
テーブル３は、第２図に示すように、論理アドレスと実
アドレス（主記憶内にお（〕る実際のアドレス）とを対
照させ、プログラム内の論理アドレスに対する主記憶Ｍ
Ｓ内の実アドレスがわかるようにしたものである。そし
て、実際の動作においては、プログラム実行時に論理ア
ドレスによる呼出しが行なわれた場合には、変換テーブ
ル３内のデータをフェッチ即ち読出し、論理アドレスか
ら実アドレスへの動的変換（Ｄ ｙｎａｍｉｃ Ａ ｄ
ｄｒｃｓｓ 丁 ｒａｎｓｌａｔｉｏｎ ： Ｑ Ａ
Ｔともいう）を行い、このアドレス変換を行った結果を
一種のレジスタ機１指を持ったＴＬＢ＜Ｔｒａｎｓｌａ
ｔｉｏｎ １ｏｏｋａｓｉｄｅ Ｂｕｙｅｒ ）に登録
してｄ３ぎ、以後は同じ論理アドレスが呼出されたとき
は直ちにＴＬＢから取出せるようにする一方、新たな論
理アドレスに苅する変換テーブルフェッチデータはバッ
ファストレージＢＳをアクセスし、当該バッフアメ１−
レージＢＳに登録されていない場合には主記憶Ｍ Ｓ内
の変換テーブル３をフェッチし、必要な変操テーブルフ
１ツヂデータを得る。このにうな動的アドレス変換を行
うには、通常のデータ処理にとって不都合にならない様
、このアドレス変換作業に要する時間の短縮を図り、ま
ｌＣ狛にバッファストレージに登録されたデータを追い
出すことのない様にする必要がある。
（３） 従来技術と問題点
バッファストレージＢＳを有づるデータ処理装置では、
動的アドレス変換を行うための変換テーブルフェッチ操
作にＪ３いては、通常のオペランドフェッチにおけると
同様のアクセスを行っていた。即ち、第１図にｉＪ＜ツ
ように先ずバッファストレージＢＳをアクセスし、この
バッフアメ１−レージＢＳ内に請求める変換テーブルフ
ェッチデータ５即ちワード（以下、単にデータという）
が′Ｄ、録されているどうか見る■。上記データ５がバ
ッファストレージＢＳに登録されている場合は、当該バ
ッフ７ストレージＢＳからデータ５を得る■。ところが
、バッファスト。
動的アドレス変換を行うための変換テーブルフェッチ操
作にＪ３いては、通常のオペランドフェッチにおけると
同様のアクセスを行っていた。即ち、第１図にｉＪ＜ツ
ように先ずバッファストレージＢＳをアクセスし、この
バッフアメ１−レージＢＳ内に請求める変換テーブルフ
ェッチデータ５即ちワード（以下、単にデータという）
が′Ｄ、録されているどうか見る■。上記データ５がバ
ッファストレージＢＳに登録されている場合は、当該バ
ッフ７ストレージＢＳからデータ５を得る■。ところが
、バッファスト。
レージＢＳにデータ５が登録されていない場合には上記
ｊＱ Ｍ Ｓをアクセスし、主記憶ＭＳ内においてデー
タ５を含む変換テーブル３のブロック６をバッファスト
レージ８８のブロック４ヘフエツチし、新たにバッファ
ストレージＢＳに登録すると共に必要なデータ５をワー
ド単位で１！ｌる■。即ち、動的アドレス変換を行う場
合、主記憶ＭＳからバッファストレージ８８へのデータ
５のフェッチは、当該データ５を含むブロック（ワード
ｎ個分程瓜の複数のデータを内包する）単位で行い、最
終的に動的アドレス変換に必要なデータ５はワード単位
で取得されるのである。
ｊＱ Ｍ Ｓをアクセスし、主記憶ＭＳ内においてデー
タ５を含む変換テーブル３のブロック６をバッファスト
レージ８８のブロック４ヘフエツチし、新たにバッファ
ストレージＢＳに登録すると共に必要なデータ５をワー
ド単位で１！ｌる■。即ち、動的アドレス変換を行う場
合、主記憶ＭＳからバッファストレージ８８へのデータ
５のフェッチは、当該データ５を含むブロック（ワード
ｎ個分程瓜の複数のデータを内包する）単位で行い、最
終的に動的アドレス変換に必要なデータ５はワード単位
で取得されるのである。
しかし４＾がら、このような従来におけるアドレス変換
方法にあっては、上にも述べたＪ、うに、バッフアメ１
〜レージＢＳの１ブロツクは光通主記憶の１ワードのｎ
（ｆｊ（ｎは例えば８〜１６）あり、この１ブロツク分
の変換デープル３へのフェッチを行うとなると、データ
５のみ即ら１ワ一ド分だ【ノフエツヂする場合の数倍の
時間を鼓するため、動的アドレス変換を行うに際しての
バッファストレージＢＳミスヒツト時には当該アドレス
変換作業が遅くなる恐れがあった。また、上記バッファ
ストレージＢＳミスヒッ１〜時、変換テーブル３からの
ブ［コツクツ１ツチを行なった後バッファストレージＢ
Ｓに登録を行なうと、そのブロック分だけ以前に登録さ
れていた命令、オペランド、データブロックかバッフア
メ１ヘレージＢＳから追い出される結果となり、動的ア
ドレス変換終了後再開されたブ［」グラム実行の性能を
低下させる恐れがある。他方、変換テーブルフェッチデ
ータ５についてみると、一般にＴ Ｌ Ｂのミスヒツト
率はかなり小さく、このためプログラム実行中に動的ア
ドレス変換が行なわれるインターバルは比較的太８い。
方法にあっては、上にも述べたＪ、うに、バッフアメ１
〜レージＢＳの１ブロツクは光通主記憶の１ワードのｎ
（ｆｊ（ｎは例えば８〜１６）あり、この１ブロツク分
の変換デープル３へのフェッチを行うとなると、データ
５のみ即ら１ワ一ド分だ【ノフエツヂする場合の数倍の
時間を鼓するため、動的アドレス変換を行うに際しての
バッファストレージＢＳミスヒツト時には当該アドレス
変換作業が遅くなる恐れがあった。また、上記バッファ
ストレージＢＳミスヒッ１〜時、変換テーブル３からの
ブ［コツクツ１ツチを行なった後バッファストレージＢ
Ｓに登録を行なうと、そのブロック分だけ以前に登録さ
れていた命令、オペランド、データブロックかバッフア
メ１ヘレージＢＳから追い出される結果となり、動的ア
ドレス変換終了後再開されたブ［」グラム実行の性能を
低下させる恐れがある。他方、変換テーブルフェッチデ
ータ５についてみると、一般にＴ Ｌ Ｂのミスヒツト
率はかなり小さく、このためプログラム実行中に動的ア
ドレス変換が行なわれるインターバルは比較的太８い。
このため、成る時点で変換テーブル３がらデータ５をブ
［」ツクフェッチし、バッファストレージＢＳに登録し
た後、次に動的アドレス変換を行うべぎ論理アドレスの
アドレス変換用のデータ５が上記登録されたブロック６
内に含まれていたとしても、このブロック６は通常のΔ
ペランドフエッチににってバッファストレージ＋３８か
ら追い出されている可能性が大である。まＩＣ１仮に上
記ブロック６がバッファストレージＢＳに登録肩ｆ持δ
れていたとしても、同−或は近接した論理アドレスの変
換ばかりを続りて行なうわ【プではない。これらの点を
考えるど、動的アドレス変換を行う際に目的とするブロ
ック６（或はデータ５）がバッフ１ストレージＢＳ内に
存在する確率は小ざく、このため変換テーブル３に対り
るフェッチ時に変換テーブル３内のブロックをバッファ
ストレージＢＳに登録することは無駄があるということ
になる。
［」ツクフェッチし、バッファストレージＢＳに登録し
た後、次に動的アドレス変換を行うべぎ論理アドレスの
アドレス変換用のデータ５が上記登録されたブロック６
内に含まれていたとしても、このブロック６は通常のΔ
ペランドフエッチににってバッファストレージ＋３８か
ら追い出されている可能性が大である。まＩＣ１仮に上
記ブロック６がバッファストレージＢＳに登録肩ｆ持δ
れていたとしても、同−或は近接した論理アドレスの変
換ばかりを続りて行なうわ【プではない。これらの点を
考えるど、動的アドレス変換を行う際に目的とするブロ
ック６（或はデータ５）がバッフ１ストレージＢＳ内に
存在する確率は小ざく、このため変換テーブル３に対り
るフェッチ時に変換テーブル３内のブロックをバッファ
ストレージＢＳに登録することは無駄があるということ
になる。
（４）発明の目的
本発明は上記従来の問題ＪｊＡに首１′１シてなされた
もので、その目的は、高速バッフ１ストレージを有゛づ
−るデータ処理装置に８３いて、動的アドレス変換の変
換デープルフェッチを行なうどさ、ブロック単位でのフ
ェッチを行なわず、目的とする１ワードのみ主ε己憶よ
りバッフン７ストレージをバイパスしてフ１ツチし、１
１つそのフェッチデータが非登録の状態で上記動的アド
レス変換を実行するＪ、うにし、ハツノ７ストレージに
Ｊ３けるヒラ１〜率を向上さけると共に動的アドレス安
模作業に要づる時１ｆｆｌの短縮を図ることにある。
もので、その目的は、高速バッフ１ストレージを有゛づ
−るデータ処理装置に８３いて、動的アドレス変換の変
換デープルフェッチを行なうどさ、ブロック単位でのフ
ェッチを行なわず、目的とする１ワードのみ主ε己憶よ
りバッフン７ストレージをバイパスしてフ１ツチし、１
１つそのフェッチデータが非登録の状態で上記動的アド
レス変換を実行するＪ、うにし、ハツノ７ストレージに
Ｊ３けるヒラ１〜率を向上さけると共に動的アドレス安
模作業に要づる時１ｆｆｌの短縮を図ることにある。
（５） 発明の構成
本発明は、上記目的を近成り−るため、主記憶の池にバ
ッフ７ス［〜レージを有し、主記憶からのデータの読出
しをバッファストレージを通して行うようにする一方、
仮想記憶方式を採用してレベルの兄なる記に１装置を複
数備えているデータ処理装置にＪ３いて、論理アドレス
から実）２ドレスへの動的アドレス変換をイー」−うた
めの変換テーブルフェッチデータがバッファストレージ
上に存在しないとき、この変換テーブルフェッチデータ
を１ワ一ド分のみ主記憶からバッファストレージをバイ
パスしてフェッチし、バッファストレージには非登録の
状態で上記動的アドレス変換を実行するにうにしたこと
を要旨とするものである。１ （６） 発明の実施例 第３図は、本発明のバッフ７ストレージ制御方法を実７
１ｉ！！ヅるための制御回路の一実施例を示づ図である
。この制御回路は、主記憶ＭＳからのデータに基づいて
演粋回路１０と、動的アドレス変換操作を行うＤ Ａ−
１−回路１１ど、演綿処］Ｉｐ ｕｉｙ又はＤＡＴ操作
時に、必要とするデータがバッフ１ストレージＢＳ中に
登録されているか否かを検出するＴ Ａ Ｇ回路１２と
、演算回路１０からの出力信号又はＤＡＴ回路１１から
の出力（ｍ号にＪ、って作動し主記憶ＭＳに対するフェ
ッチ操作を切凸えるオペランド・テーブルフェッチ切換
回路１７とを石して成る。主記憶ＭＳのアドレスレジス
タ１３には第１のマルヂプレクリ−ＭＵＸ２＋を通して
演算回路１０又はＤＡＴ回路１１からのアドレス呼出し
命令が選択的に設定され、このアドレスレジスタ１３か
らの出力はＴ Ａ Ｇ回路１２及び比較器１５に入力し
、ここでめるアドレスがバッフ１ストレージＢＳに登録
されているか否かが検出され、アドレス一致が取られた
ときはＢＳヒツト（ＨＩＴ）信号が出力される。
ッフ７ス［〜レージを有し、主記憶からのデータの読出
しをバッファストレージを通して行うようにする一方、
仮想記憶方式を採用してレベルの兄なる記に１装置を複
数備えているデータ処理装置にＪ３いて、論理アドレス
から実）２ドレスへの動的アドレス変換をイー」−うた
めの変換テーブルフェッチデータがバッファストレージ
上に存在しないとき、この変換テーブルフェッチデータ
を１ワ一ド分のみ主記憶からバッファストレージをバイ
パスしてフェッチし、バッファストレージには非登録の
状態で上記動的アドレス変換を実行するにうにしたこと
を要旨とするものである。１ （６） 発明の実施例 第３図は、本発明のバッフ７ストレージ制御方法を実７
１ｉ！！ヅるための制御回路の一実施例を示づ図である
。この制御回路は、主記憶ＭＳからのデータに基づいて
演粋回路１０と、動的アドレス変換操作を行うＤ Ａ−
１−回路１１ど、演綿処］Ｉｐ ｕｉｙ又はＤＡＴ操作
時に、必要とするデータがバッフ１ストレージＢＳ中に
登録されているか否かを検出するＴ Ａ Ｇ回路１２と
、演算回路１０からの出力信号又はＤＡＴ回路１１から
の出力（ｍ号にＪ、って作動し主記憶ＭＳに対するフェ
ッチ操作を切凸えるオペランド・テーブルフェッチ切換
回路１７とを石して成る。主記憶ＭＳのアドレスレジス
タ１３には第１のマルヂプレクリ−ＭＵＸ２＋を通して
演算回路１０又はＤＡＴ回路１１からのアドレス呼出し
命令が選択的に設定され、このアドレスレジスタ１３か
らの出力はＴ Ａ Ｇ回路１２及び比較器１５に入力し
、ここでめるアドレスがバッフ１ストレージＢＳに登録
されているか否かが検出され、アドレス一致が取られた
ときはＢＳヒツト（ＨＩＴ）信号が出力される。
オペランド・デープルフェッチ切換回路１７は、インバ
ータ１Ｇを通して比較器１５の出力信号（＋−ＩＩＴ）
、主記憶ＭＳのリード要求信号（ＭＳＲＤ）、それにイ
ンバータ１８を通してＤＡＴ回路１１の出力信号（Ｄ
Ａ Ｔ ）のそれぞれか入力づるアンドゲート１９と、
インバータ１Ｇを通して比やρ器１５の出力信号（ＨＩ
Ｔ）、主記憶ＭＳのリード要求信号（ＭＳＲＤ）、及び
Ｄ Ａ Ｔ回路１１の出力信号（ＤＡＴ＞（インバータ
を通さない）のそれぞれが入力するアントゲ−）−２０
とから成る。アンドグー１−１９は、演陣回路１（）が
イ′１動、ＤＡＴ回路１１が不作動時において、比較器
１５から［３８ヒツト信ｉ（＋−１１Ｔ）が出力されな
かったとぎ、変換テーブル以外の主記憶領域についてブ
ロック単位でのデータフェッチを行うべき指令を発する
。これに対して、アンドゲート２０は、演算回路１０が
不作動、ＤＡＴ回路１１が作動時にａ３いて、比較器１
５からＢＳヒツト信号が出力されなかっ７ｊどき、主記
憶ＭＳからのり一ドデータに基づいて変換テーブルにズ
Ｊ Ｌワード単位での変換テーブルフ」、ツヂを行うべ
き指令を光づ”る。
ータ１Ｇを通して比較器１５の出力信号（＋−ＩＩＴ）
、主記憶ＭＳのリード要求信号（ＭＳＲＤ）、それにイ
ンバータ１８を通してＤＡＴ回路１１の出力信号（Ｄ
Ａ Ｔ ）のそれぞれか入力づるアンドゲート１９と、
インバータ１Ｇを通して比やρ器１５の出力信号（ＨＩ
Ｔ）、主記憶ＭＳのリード要求信号（ＭＳＲＤ）、及び
Ｄ Ａ Ｔ回路１１の出力信号（ＤＡＴ＞（インバータ
を通さない）のそれぞれが入力するアントゲ−）−２０
とから成る。アンドグー１−１９は、演陣回路１（）が
イ′１動、ＤＡＴ回路１１が不作動時において、比較器
１５から［３８ヒツト信ｉ（＋−１１Ｔ）が出力されな
かったとぎ、変換テーブル以外の主記憶領域についてブ
ロック単位でのデータフェッチを行うべき指令を発する
。これに対して、アンドゲート２０は、演算回路１０が
不作動、ＤＡＴ回路１１が作動時にａ３いて、比較器１
５からＢＳヒツト信号が出力されなかっ７ｊどき、主記
憶ＭＳからのり一ドデータに基づいて変換テーブルにズ
Ｊ Ｌワード単位での変換テーブルフ」、ツヂを行うべ
き指令を光づ”る。
主記憶ＭＳからのデータ信号線３０は支線３０ａ。
３０ｂに分岐し、支線３０ａは第２のマルチプレクサリ
Ｍ Ｕ Ｘ ２２を通してバッファ／ストレージＢＳに
店込データを送る一方、支線３０ｂは第３のマルチプレ
クサＭＵＸ２３を通してデータレジスタ１４にリードデ
ータを送る。データレジスタ１４へは第３のＭＵＸ２３
を通して、バッファストレージＢＳからフェッチデータ
が送られ、また演算回路１０から演Ｑデータが送られる
。そしてまた、このデータレジスタ１４からの出力デー
タはデータ信号線３１によって主２’＋Ｑ Ｍ Ｓ ・
＼ゝ）バッファ・ストレージＢＳに送られ−Ｃ戊込まれ
たり、或（よ演Ｑ回路１０やＤＡＴ回路１１に送られて
これらの回路の作動を制御１″ｔＪるようになっている
。
Ｍ Ｕ Ｘ ２２を通してバッファ／ストレージＢＳに
店込データを送る一方、支線３０ｂは第３のマルチプレ
クサＭＵＸ２３を通してデータレジスタ１４にリードデ
ータを送る。データレジスタ１４へは第３のＭＵＸ２３
を通して、バッファストレージＢＳからフェッチデータ
が送られ、また演算回路１０から演Ｑデータが送られる
。そしてまた、このデータレジスタ１４からの出力デー
タはデータ信号線３１によって主２’＋Ｑ Ｍ Ｓ ・
＼ゝ）バッファ・ストレージＢＳに送られ−Ｃ戊込まれ
たり、或（よ演Ｑ回路１０やＤＡＴ回路１１に送られて
これらの回路の作動を制御１″ｔＪるようになっている
。
かかる］１４成を有゛す°る制御回路にＪ、る制御操作
について説明ツる。成る演算プログラムの実行中ン７ド
レスレジスタ１３にセラ１〜されるり７ドレスが実アド
レスである場合は、動的アドレス変換を行なう必要が４
１いから演算回路１０へのデータ入力によって当該演算
回路１０が作動し、ＤＡＴ回路１１は不作動どなる。演
筒回路１０からのアドレス呼出データは、データイム帰
線２８ににって送られ、負〕１のＭＵＸ２１を通っＣ１
アドレスレジスタ１３に実アドレスがセラ１〜される。
について説明ツる。成る演算プログラムの実行中ン７ド
レスレジスタ１３にセラ１〜されるり７ドレスが実アド
レスである場合は、動的アドレス変換を行なう必要が４
１いから演算回路１０へのデータ入力によって当該演算
回路１０が作動し、ＤＡＴ回路１１は不作動どなる。演
筒回路１０からのアドレス呼出データは、データイム帰
線２８ににって送られ、負〕１のＭＵＸ２１を通っＣ１
アドレスレジスタ１３に実アドレスがセラ１〜される。
次いで、このレットされた実アドレスに対応するオペラ
ンドフェッチデータがバッファストレージＢＳに登録さ
゛れているか否かがＴ Ａ Ｇ回路１２及び比較器１５
によって検知され、比較器１５でアドレス一致が検出さ
れるとＢＳＳヒラ−（に号（＋−１１１−）が発せられ
るａ口れに基づいて、バッフアズ１−レージＢＳからは
上記実アドレスに対応゛するオペランドフェッチデータ
が読出され、データレジスタ１４にゼットされ、一連の
液算処理が進行する。
ンドフェッチデータがバッファストレージＢＳに登録さ
゛れているか否かがＴ Ａ Ｇ回路１２及び比較器１５
によって検知され、比較器１５でアドレス一致が検出さ
れるとＢＳＳヒラ−（に号（＋−１１１−）が発せられ
るａ口れに基づいて、バッフアズ１−レージＢＳからは
上記実アドレスに対応゛するオペランドフェッチデータ
が読出され、データレジスタ１４にゼットされ、一連の
液算処理が進行する。
他方、比較器１５で）ｌドレス一致が検出されないとき
はＢＳヒツト信号が光ぜられず、この情報はインバータ
１６で反転されてアントゲ−１−１９゜２０に伝えられ
る。また、ＤＡＴ回路１１の不作動状ＥＩＳ ４Ｊイン
バータ１８で反転されてアンドゲート１９に伝えられる
一方、インバータ１８をバイパスして直接ノ′ンドグー
１〜２０に伝えられるから、アンドグー１へ１９はピッ
ｌ一端子及びＤＡＴ端子のいずれもが１″となり開作動
し、アンドグー１〜２０は閉作動づる。これによりアン
ドグー１〜１９からは主記憶ＭＳリードデータによって
ブロック単位でのオペランドフェッチ要求が出され、主
記憶ＭＳに対して請求める実アドレスを内包するブロッ
クのげ出し即ちオペランドフェッチが行なわれる。そし
て呼出されたブロックはデータ信号線３０の支線３０ａ
を通って−ＨバツファストレージＢＳに登録され請求め
るアドレスのオペランドフェッチデータはバッフ７スト
レージＢＳからデータ信＠線３２を通して読出され、デ
ータレジスタ１４にセットされて一連の演算処理が進行
する。
はＢＳヒツト信号が光ぜられず、この情報はインバータ
１６で反転されてアントゲ−１−１９゜２０に伝えられ
る。また、ＤＡＴ回路１１の不作動状ＥＩＳ ４Ｊイン
バータ１８で反転されてアンドゲート１９に伝えられる
一方、インバータ１８をバイパスして直接ノ′ンドグー
１〜２０に伝えられるから、アンドグー１へ１９はピッ
ｌ一端子及びＤＡＴ端子のいずれもが１″となり開作動
し、アンドグー１〜２０は閉作動づる。これによりアン
ドグー１〜１９からは主記憶ＭＳリードデータによって
ブロック単位でのオペランドフェッチ要求が出され、主
記憶ＭＳに対して請求める実アドレスを内包するブロッ
クのげ出し即ちオペランドフェッチが行なわれる。そし
て呼出されたブロックはデータ信号線３０の支線３０ａ
を通って−ＨバツファストレージＢＳに登録され請求め
るアドレスのオペランドフェッチデータはバッフ７スト
レージＢＳからデータ信＠線３２を通して読出され、デ
ータレジスタ１４にセットされて一連の演算処理が進行
する。
次に、演算プログラムの実行中、アドレス１３にセラ１
〜されるアドレスが論理アドレスである樟回路１０は不
作動となる。一般には、論理アドレスに対しては第１図
に示ずＴ Ｌ Ｂにおける検索が行なわれ、ここでミス
ヒツトになった場合に動的アドレス変換が行われる。Ｄ
ＡＩ−回路１１からの論理アドレス呼出データは、デー
タ信号線２９にＪ：って送られ、第１のＭＵＸ２１を通
ってアドレスレジスタ１３に論理アドレスがセットされ
る。次いで、この論理）７ドレスに対応する変換テーブ
ルフェッチデータがバッフアメ１〜レージＢＳに登録さ
れているか否かがＴＡＧＡ０回路１２比較器１５によつ
Ｉ検出され、比較器１５でアドレス一致が検出されると
ＢＳヒツト信号（（」ＩＴ）が発せられる。これに基づ
いて、バッファストレージＢＳからは−Ｆ記論理アドレ
スに対応する変換テーブルフェッチデータ５が読出され
、データレジスタ１４にセットされ、上記論理アドレス
に対する動的アドレス変換が行なわれる。
〜されるアドレスが論理アドレスである樟回路１０は不
作動となる。一般には、論理アドレスに対しては第１図
に示ずＴ Ｌ Ｂにおける検索が行なわれ、ここでミス
ヒツトになった場合に動的アドレス変換が行われる。Ｄ
ＡＩ−回路１１からの論理アドレス呼出データは、デー
タ信号線２９にＪ：って送られ、第１のＭＵＸ２１を通
ってアドレスレジスタ１３に論理アドレスがセットされ
る。次いで、この論理）７ドレスに対応する変換テーブ
ルフェッチデータがバッフアメ１〜レージＢＳに登録さ
れているか否かがＴＡＧＡ０回路１２比較器１５によつ
Ｉ検出され、比較器１５でアドレス一致が検出されると
ＢＳヒツト信号（（」ＩＴ）が発せられる。これに基づ
いて、バッファストレージＢＳからは−Ｆ記論理アドレ
スに対応する変換テーブルフェッチデータ５が読出され
、データレジスタ１４にセットされ、上記論理アドレス
に対する動的アドレス変換が行なわれる。
他方、比較器１５で）７ドレス一致が検出されないとぎ
【まｒ３Ｓヒツト信ｇが発せられず、この情報はインバ
ータ１６で反転されてアンドグー１〜１９゜２０にイバ
えられる。他方、Ｄ Ａ Ｔ回路１１の作動状態はイン
バータ１８で反転されてアンドゲート１９に伝えられる
一方、インバータ１８をバイパスして直接アンドグー１
−２０に伝えられるから、アンドグー１〜２０はヒツト
端子及びＤ Ａ Ｔ’端子のいずれもが” １ ”どな
り、閉作動し、アンドゲート１９は閉作動する。これに
より、アンドゲート２０からはＭＳリードデータによっ
て１ワ一ド単位での変換テーブルフェッチ要求が出され
、上記ＩＭＳの変換テーブル３に対して１ワ一ド分の変
換テーブルフェッチデータ５の呼出し即ち変換テーブル
フエツヂが行なわれる。そして、フェッチされた変換テ
ーブルフェッヂデータ５はデータ信号線３０の支線３０
ｂを通って送られ、第３のＭ Ｕ Ｘ ２３を通してデ
ータレジスタにレットされ、上記論理アドレスに対する
動的アドレス変換が行なわれる。なｊ３−ト記二通りの
論理アドレスに対づる動的アドレス変換にａ３いてはい
ずれの場合−し、その変換の結果、論理アドレスと実ア
ドレスとの対照関係が明らかどなったから、これらの対
照関係は通１；３、次回の同−輪１！ｌす′ドレスの呼
出しに備えたＴＬＢに登録される。
【まｒ３Ｓヒツト信ｇが発せられず、この情報はインバ
ータ１６で反転されてアンドグー１〜１９゜２０にイバ
えられる。他方、Ｄ Ａ Ｔ回路１１の作動状態はイン
バータ１８で反転されてアンドゲート１９に伝えられる
一方、インバータ１８をバイパスして直接アンドグー１
−２０に伝えられるから、アンドグー１〜２０はヒツト
端子及びＤ Ａ Ｔ’端子のいずれもが” １ ”どな
り、閉作動し、アンドゲート１９は閉作動する。これに
より、アンドゲート２０からはＭＳリードデータによっ
て１ワ一ド単位での変換テーブルフェッチ要求が出され
、上記ＩＭＳの変換テーブル３に対して１ワ一ド分の変
換テーブルフェッチデータ５の呼出し即ち変換テーブル
フエツヂが行なわれる。そして、フェッチされた変換テ
ーブルフェッヂデータ５はデータ信号線３０の支線３０
ｂを通って送られ、第３のＭ Ｕ Ｘ ２３を通してデ
ータレジスタにレットされ、上記論理アドレスに対する
動的アドレス変換が行なわれる。なｊ３−ト記二通りの
論理アドレスに対づる動的アドレス変換にａ３いてはい
ずれの場合−し、その変換の結果、論理アドレスと実ア
ドレスとの対照関係が明らかどなったから、これらの対
照関係は通１；３、次回の同−輪１！ｌす′ドレスの呼
出しに備えたＴＬＢに登録される。
こうして論理アドレスに対するアドレス変換が終了する
と、次に演算回路１０による演算処理が行われるが、こ
れについては実アドレス設定に関して先に説明したので
ここでは説明を省略づる。
と、次に演算回路１０による演算処理が行われるが、こ
れについては実アドレス設定に関して先に説明したので
ここでは説明を省略づる。
（７）発明の詳細
な説明したように、本発明によれば、データ１ｌｌＸ理
装置の動的アドレス変換に際し、主記憶に対して変換テ
ーブルフェッチを行う場合、目的とする変換テーブルフ
ェッチデータを１ワ一ド分のみ読出し、バッファストレ
ージをバイパスし且つ当該バッファストレージに非登録
の状態で動的アドレス変換するようにしたため、変１条
デープルフェッチによってバッファストレージに登録さ
れたＡペランドフェッヂデータを追い出すことがなくな
り演算処理中にＪ５けるＢＳＳヒラ−率を向上させるこ
とが出来る。また、変換テーブルからのフェッチが１ワ
ードについて行われるだけであるからブロック単位でフ
ェッチする場合に比べて作動時間を短縮することができ
る等種々の効果が（！ｌられる。
装置の動的アドレス変換に際し、主記憶に対して変換テ
ーブルフェッチを行う場合、目的とする変換テーブルフ
ェッチデータを１ワ一ド分のみ読出し、バッファストレ
ージをバイパスし且つ当該バッファストレージに非登録
の状態で動的アドレス変換するようにしたため、変１条
デープルフェッチによってバッファストレージに登録さ
れたＡペランドフェッヂデータを追い出すことがなくな
り演算処理中にＪ５けるＢＳＳヒラ−率を向上させるこ
とが出来る。また、変換テーブルからのフェッチが１ワ
ードについて行われるだけであるからブロック単位でフ
ェッチする場合に比べて作動時間を短縮することができ
る等種々の効果が（！ｌられる。
第１図は主記憶と他の記憶装置との関係及びアドレス変
換操作の原理を簡単に示す図、第２図は変換テーブルの
構成を概略的に示づ′図、第３図は本発明のバッファス
トレージ制御方法を実施するための制御回路を示す図で
ある。 １：（主記憶以外の）記憶装置 ２：ページ ３：変換テーブル ４：バッファストレージブロック ５二変換テーブルフェッチデータ ６；変換テーブルブロック １０：演算回路 １１：ＤＡＴ回路 １２：ＴＡＧ回路 １３ニアドレスレジスタ１４：デー
タレジスタ １５：比較器 １Ｇ、’ １８ ：インバータ １７：オペランド・デーブルフ」−ツヂ切換回路１９、
２０：アンドゲート ＢＳ：バッファストレージ ＭＳ：主記憶 特 許 出願人 富士通株式会社
換操作の原理を簡単に示す図、第２図は変換テーブルの
構成を概略的に示づ′図、第３図は本発明のバッファス
トレージ制御方法を実施するための制御回路を示す図で
ある。 １：（主記憶以外の）記憶装置 ２：ページ ３：変換テーブル ４：バッファストレージブロック ５二変換テーブルフェッチデータ ６；変換テーブルブロック １０：演算回路 １１：ＤＡＴ回路 １２：ＴＡＧ回路 １３ニアドレスレジスタ１４：デー
タレジスタ １５：比較器 １Ｇ、’ １８ ：インバータ １７：オペランド・デーブルフ」−ツヂ切換回路１９、
２０：アンドゲート ＢＳ：バッファストレージ ＭＳ：主記憶 特 許 出願人 富士通株式会社
Claims (1)
- 主記憶の他にバッファストレージを有し、主記憶からの
データの読出しをバッフアメ１〜レージを通して行うよ
うにする一方、仮想記憶方式を採用してレベルの異なる
記憶装置を複数備えているデータ処理装置ｕにおいて、
論理アドレスから実アドレスへの動的アドレス変換を行
うための変換゛アーブルノ１ツチデータがバッファスト
レージ上に存在しないとき、この変換テーブルフエッヂ
データをワード単位で主記憶からバッファストレージを
バイパスしてフェッチし、バッフアメ１−レージには非
登録の状態で上記動的アドレス変換を実行するにうにし
たことを特徴とするデータ処理装置δにおけるバッファ
ストレージ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181905A JPS6074058A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置におけるバッファストレ−ジ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181905A JPS6074058A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置におけるバッファストレ−ジ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074058A true JPS6074058A (ja) | 1985-04-26 |
| JPH041373B2 JPH041373B2 (ja) | 1992-01-10 |
Family
ID=16108935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181905A Granted JPS6074058A (ja) | 1983-09-30 | 1983-09-30 | デ−タ処理装置におけるバッファストレ−ジ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151958A (ja) * | 1985-12-25 | 1987-07-06 | Matsushita Electric Ind Co Ltd | 仮想アドレス変換装置 |
| JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166583A (ja) * | 1982-03-26 | 1983-10-01 | Nec Corp | バツフアメモリ制御方式 |
-
1983
- 1983-09-30 JP JP58181905A patent/JPS6074058A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166583A (ja) * | 1982-03-26 | 1983-10-01 | Nec Corp | バツフアメモリ制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151958A (ja) * | 1985-12-25 | 1987-07-06 | Matsushita Electric Ind Co Ltd | 仮想アドレス変換装置 |
| JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
| JP4608011B2 (ja) * | 2007-06-19 | 2011-01-05 | 富士通株式会社 | 演算処理装置および演算処理方法 |
| US8296518B2 (en) | 2007-06-19 | 2012-10-23 | Fujitsu Limited | Arithmetic processing apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041373B2 (ja) | 1992-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3898624A (en) | Data processing system with variable prefetch and replacement algorithms | |
| JPH03142644A (ja) | キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置 | |
| JPH05257803A (ja) | 仮想記憶空間管理方法及びアドレス計算装置 | |
| JPWO2004031943A1 (ja) | データプロセッサ | |
| JP2930071B2 (ja) | 情報処理装置およびプロセッサ | |
| JPS62222344A (ja) | アドレス変換機構 | |
| JPS6074058A (ja) | デ−タ処理装置におけるバッファストレ−ジ制御方法 | |
| KR960007833B1 (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
| JPS60225262A (ja) | ２重キヤツシユメモリを有するパイプラインプロセツサ | |
| JPS6356746A (ja) | 仮想計算機におけるペ−ジングバイパス方式 | |
| JPH0659980A (ja) | キャッシュ装置 | |
| JPH07334422A (ja) | キャッシュメモリ装置 | |
| JPH0336647A (ja) | キャッシュ・バッファリング制御方式 | |
| JPH0447344B2 (ja) | ||
| JPH05143445A (ja) | 仮想記憶コンピユータのメモリ高速化機構 | |
| JPS62177645A (ja) | キヤツシユメモリ制御方式 | |
| JPH01307849A (ja) | データアクセス装置 | |
| JPH01315858A (ja) | データ転送制御方法及び装置 | |
| JPH05120134A (ja) | キヤツシユメモリ実装方式 | |
| JPH0769863B2 (ja) | データ処理装置 | |
| JPH1097788A (ja) | 情報処理装置 | |
| JPS6054057A (ja) | キャッシュメモリ制御装置 | |
| JPS62197846A (ja) | アドレス変換装置 | |
| JPS61221845A (ja) | バツフアメモリ無効化アドレス生成方式 | |
| JPS6073759A (ja) | アドレス変換バッファ |