JPH05120134A - キヤツシユメモリ実装方式 - Google Patents
キヤツシユメモリ実装方式Info
- Publication number
- JPH05120134A JPH05120134A JP3283458A JP28345891A JPH05120134A JP H05120134 A JPH05120134 A JP H05120134A JP 3283458 A JP3283458 A JP 3283458A JP 28345891 A JP28345891 A JP 28345891A JP H05120134 A JPH05120134 A JP H05120134A
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- JP
- Japan
- Prior art keywords
- cache memory
- hardware
- memory
- area
- software
- Prior art date
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】ハードウェアおよびファームウェア機能の一部
をハードウェア制御ソフトウェアで遂行する情報処理装
置において、通常のソフトウェアが使用するキャッシュ
メモリとハードウェア制御ソフトウェアが使用するキャ
ッシュメモリを独立する事により互いの干渉を削減す
る。 【構成】メモリ中のハードウェア領域の開始アドレスを
示すレジスタ２１ａと終了アドレスを示すレジスタ２１
ｂを持ち、メモリへのアクセスがレジスタ２１ａと２１
ｂによって決められた範囲内にある場合はキャッシュメ
モリ２２ａを使用し、それ以外の場合はキャッシュメモ
リ２２ｂを用いる。これにより、通常のソフトウェア領
域のアクセスとハードウェア領域へのアクセスのキャッ
シュメモリに関する干渉を防ぐ。
をハードウェア制御ソフトウェアで遂行する情報処理装
置において、通常のソフトウェアが使用するキャッシュ
メモリとハードウェア制御ソフトウェアが使用するキャ
ッシュメモリを独立する事により互いの干渉を削減す
る。 【構成】メモリ中のハードウェア領域の開始アドレスを
示すレジスタ２１ａと終了アドレスを示すレジスタ２１
ｂを持ち、メモリへのアクセスがレジスタ２１ａと２１
ｂによって決められた範囲内にある場合はキャッシュメ
モリ２２ａを使用し、それ以外の場合はキャッシュメモ
リ２２ｂを用いる。これにより、通常のソフトウェア領
域のアクセスとハードウェア領域へのアクセスのキャッ
シュメモリに関する干渉を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明はハードウェア／ファーム
ウェア機能の一部をハードウェア制御ソフトウェア（以
後、ＨＣＳＷと略記）で遂行する情報処理装置における
キャッシュメモリ実装方式に関する。
ウェア機能の一部をハードウェア制御ソフトウェア（以
後、ＨＣＳＷと略記）で遂行する情報処理装置における
キャッシュメモリ実装方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置において、
制御記憶容量削減およびファームウェア設計量削減を目
的として、ハードウェア／ファームウェア機能のＨＣＳ
Ｗ化がなされてきた。
制御記憶容量削減およびファームウェア設計量削減を目
的として、ハードウェア／ファームウェア機能のＨＣＳ
Ｗ化がなされてきた。
【０００３】ＨＣＳＷは一般ソフトウェアに開放された
全命令から選択したソフトウェア命令群とＨＣＳＷ専用
のＨＣＳＷサポート命令群でコーディングされ、主記憶
のハードウェア領域内に格納される。
全命令から選択したソフトウェア命令群とＨＣＳＷ専用
のＨＣＳＷサポート命令群でコーディングされ、主記憶
のハードウェア領域内に格納される。
【０００４】中央処理装置の動作モードの一つとして、
ソフトウェアモードとＨＣＳＷモードが存在する。ソフ
トウェアモードの場合、ソフトウェアにより命令カウン
タ，ベースレジスタ，汎用レジスタ等の内容が管理さ
れ、ＣＰＵはソフトウェアの指示に基づいて動作する。
ＨＣＳＷモードの場合、ソフトウェアが管理していた命
令カウンタ，ベースレジスタ，汎用レジスタ等の内容は
退避され、ＣＰＵはＨＣＳＷの指示に基づいて動作す
る。
ソフトウェアモードとＨＣＳＷモードが存在する。ソフ
トウェアモードの場合、ソフトウェアにより命令カウン
タ，ベースレジスタ，汎用レジスタ等の内容が管理さ
れ、ＣＰＵはソフトウェアの指示に基づいて動作する。
ＨＣＳＷモードの場合、ソフトウェアが管理していた命
令カウンタ，ベースレジスタ，汎用レジスタ等の内容は
退避され、ＣＰＵはＨＣＳＷの指示に基づいて動作す
る。
【０００５】ＨＣＳＷは必要に応じてハードウェア／フ
ァームウェアにより起動されＨＣＳＷモードに移入し、
処理終了後ソフトウェアモードに移行する。
ァームウェアにより起動されＨＣＳＷモードに移入し、
処理終了後ソフトウェアモードに移行する。
【０００６】この種の情報処理装置では主記憶のアクセ
スを高速化する目的でキャッシュメモリを実装すること
が一般的であるが、いままではＨＣＳＷモードにおける
主記憶アクセスとソフトウェアモードにおける主記憶ア
クセスでは特に区別されることはなく、したがって両方
のモードにおける主記憶アクセスは同一のキャッシュメ
モリを共用していた。
スを高速化する目的でキャッシュメモリを実装すること
が一般的であるが、いままではＨＣＳＷモードにおける
主記憶アクセスとソフトウェアモードにおける主記憶ア
クセスでは特に区別されることはなく、したがって両方
のモードにおける主記憶アクセスは同一のキャッシュメ
モリを共用していた。
【０００７】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、ＨＣＳＷモードにおいてアクセスする主記
憶エリアの多くはハードウェア領域に集中する。これに
対し、ソフトウェアモードでは主記憶のハードウェア領
域をアクセスすることは少ない。
理装置では、ＨＣＳＷモードにおいてアクセスする主記
憶エリアの多くはハードウェア領域に集中する。これに
対し、ソフトウェアモードでは主記憶のハードウェア領
域をアクセスすることは少ない。
【０００８】そのため、同一のキャッシュメモリをＨＣ
ＳＷモードとソフトウェアモードで共用している従来の
キャッシュメモリ実装方式では、キャッシュメモリ上で
互いのモードにおいて行われた主記憶アクセスが干渉
し、性能を低下させる原因となっている。
ＳＷモードとソフトウェアモードで共用している従来の
キャッシュメモリ実装方式では、キャッシュメモリ上で
互いのモードにおいて行われた主記憶アクセスが干渉
し、性能を低下させる原因となっている。
【０００９】
【課題を解決するための手段】本発明のキャッシュメモ
リ実装方式は、ハードウェアおよびファームウェア機能
の一部をハードウェア制御ソフトウェアで遂行する情報
処理装置において、主記憶に対してなされるアクセスが
ハードウェア領域かソフトウェア領域かを区別する手段
と、主記憶のハードウェア領域に対してアクセスするの
に用いられるキャッシュメモリと、主記憶のソフトウェ
ア領域に対してアクセスするのに用いられるキャッシュ
メモリとを有する。
リ実装方式は、ハードウェアおよびファームウェア機能
の一部をハードウェア制御ソフトウェアで遂行する情報
処理装置において、主記憶に対してなされるアクセスが
ハードウェア領域かソフトウェア領域かを区別する手段
と、主記憶のハードウェア領域に対してアクセスするの
に用いられるキャッシュメモリと、主記憶のソフトウェ
ア領域に対してアクセスするのに用いられるキャッシュ
メモリとを有する。
【００１０】
【実施例】次にこの発明について図面を参照して詳細に
説明する。
説明する。
【００１１】図１は本発明の一実施例を示す説明図であ
る。同図において本発明を実現する情報処理装置は、主
記憶ユニット（ＭＥＭ）１，中央処理ユニット（ＣＰ
Ｕ）３，及びシステムインターフェイスユニット（ＳＩ
Ｕ）２を有する。
る。同図において本発明を実現する情報処理装置は、主
記憶ユニット（ＭＥＭ）１，中央処理ユニット（ＣＰ
Ｕ）３，及びシステムインターフェイスユニット（ＳＩ
Ｕ）２を有する。
【００１２】中央処理ユニット３は、メモリバッファ制
御ユニット（ＭＢＵ）４，先行制御ユニット（ＰＦＵ）
５，及び命令実行制御ユニット（ＥＸＵ）６を有する。
メモリバッファ制御ユニット４，先行制御ユニット５，
及び命令実行制御ユニット６は互いに接続されている。
御ユニット（ＭＢＵ）４，先行制御ユニット（ＰＦＵ）
５，及び命令実行制御ユニット（ＥＸＵ）６を有する。
メモリバッファ制御ユニット４，先行制御ユニット５，
及び命令実行制御ユニット６は互いに接続されている。
【００１３】命令実行制御ユニット６は作業記憶（Ｗ
Ｓ）７とＣＳ制御ユニット（ＣＳＵ）６ａを含む。ＣＳ
制御ユニット６ａは制御記憶（ＣＳ）６ｂを含む。制御
記憶６ｂはファームウェア（ＦＷ）６ｃを含む。
Ｓ）７とＣＳ制御ユニット（ＣＳＵ）６ａを含む。ＣＳ
制御ユニット６ａは制御記憶（ＣＳ）６ｂを含む。制御
記憶６ｂはファームウェア（ＦＷ）６ｃを含む。
【００１４】メモリバッファ制御ユニット４は高速アド
レス変換バッファ（ＴＬＢ）４ｂとキャッシュメモリ
（ＣＭ）４ａを含む。
レス変換バッファ（ＴＬＢ）４ｂとキャッシュメモリ
（ＣＭ）４ａを含む。
【００１５】図２は主記憶の構成を示す説明図である。
主記憶はハードウェア領域１１とソフトウェア領域１０
ａおよび１０ｂに分けられている。ハードウェア領域に
はＨＣＳＷ命令群１１１とＨＣＳＷ命令群が使用する作
業領域１１２とハードウェア／ファームウェア／ＨＣＳ
Ｗが使用する制御用テーブル類１１３が格納される。
主記憶はハードウェア領域１１とソフトウェア領域１０
ａおよび１０ｂに分けられている。ハードウェア領域に
はＨＣＳＷ命令群１１１とＨＣＳＷ命令群が使用する作
業領域１１２とハードウェア／ファームウェア／ＨＣＳ
Ｗが使用する制御用テーブル類１１３が格納される。
【００１６】ＨＣＳＷの命令群の取り出しはハードウェ
ア領域に限られ、また、ＨＣＳＷ命令群によりアクセス
される主記憶の領域の多くはハードウェア領域に集中す
る。かつ、一般にソフトウェアモードにおいてハードウ
ェア領域をアクセスすることは制限されるため、このふ
たつの領域の分離度はかなり高い。
ア領域に限られ、また、ＨＣＳＷ命令群によりアクセス
される主記憶の領域の多くはハードウェア領域に集中す
る。かつ、一般にソフトウェアモードにおいてハードウ
ェア領域をアクセスすることは制限されるため、このふ
たつの領域の分離度はかなり高い。
【００１７】図３はメモリバッファ制御ユニットの構成
を示す説明図である。同図においてキャッシュメモリ２
２を、主記憶のハードウェア領域１１をアクセスするた
めに用いる部分２２ａと主記憶のソフトウェア領域１０
ａおよび１０ｂをアクセスするために用いる部分２２ｂ
に分割する。
を示す説明図である。同図においてキャッシュメモリ２
２を、主記憶のハードウェア領域１１をアクセスするた
めに用いる部分２２ａと主記憶のソフトウェア領域１０
ａおよび１０ｂをアクセスするために用いる部分２２ｂ
に分割する。
【００１８】今、主記憶中のハードウェア領域は一連の
アドレスを取るものと仮定し、メモリバッファ制御ユニ
ット２０に主記憶のハードウェア領域の上限を示すレジ
スタ（ＵＢＲ）２１ｂ及び下限を示すレジスタ（ＬＢ
Ｒ）２１ａを設ける。キャッシュメモリの管理部２１で
は、先行制御ユニット５からのアクセスに関するアドレ
ス情報と該上記レジスタ２１ａおよび２１ｂの内容を３
入力の比較器２１ｃに入力する。そして先行制御ユニッ
ト５からのアクセス要求がレジスタ２１ａおよび２１ｂ
により指定された範囲に対するものであれば主記憶のハ
ードウェア領域に対するアクセスであると判断してキャ
ッシュメモリ２２ａを参照・更新し、アクセス要求が該
レジスタにより指定された範囲外に対するものであれば
主記憶のソフトウェア領域に対するアクセスであると判
断してキャッシュメモリ２２ｂを参照・更新する。
アドレスを取るものと仮定し、メモリバッファ制御ユニ
ット２０に主記憶のハードウェア領域の上限を示すレジ
スタ（ＵＢＲ）２１ｂ及び下限を示すレジスタ（ＬＢ
Ｒ）２１ａを設ける。キャッシュメモリの管理部２１で
は、先行制御ユニット５からのアクセスに関するアドレ
ス情報と該上記レジスタ２１ａおよび２１ｂの内容を３
入力の比較器２１ｃに入力する。そして先行制御ユニッ
ト５からのアクセス要求がレジスタ２１ａおよび２１ｂ
により指定された範囲に対するものであれば主記憶のハ
ードウェア領域に対するアクセスであると判断してキャ
ッシュメモリ２２ａを参照・更新し、アクセス要求が該
レジスタにより指定された範囲外に対するものであれば
主記憶のソフトウェア領域に対するアクセスであると判
断してキャッシュメモリ２２ｂを参照・更新する。
【００１９】したがって、キャッシュメモリのアクセス
に関し、ハードウェア領域とソフトウェア領域のアクセ
スは独立して行われる事になる。
に関し、ハードウェア領域とソフトウェア領域のアクセ
スは独立して行われる事になる。
【００２０】
【発明の効果】以上説明したように本発明は、主記憶の
ハードウェア領域をアクセスするために用いる部分と主
記憶のソフトウェア領域をアクセスするために用いる部
分にキャッシュメモリを分割することにより、同一のキ
ャッシュメモリをＨＣＳＷモードとソフトウェアモード
で共用している従来のキャッシュメモリ実装方式と比較
しキャッシュメモリ上における互いのモードにおいて行
われた主記憶アクセスの干渉を低減でき、これを要因と
する性能の低下を防ぐ効果がある。
ハードウェア領域をアクセスするために用いる部分と主
記憶のソフトウェア領域をアクセスするために用いる部
分にキャッシュメモリを分割することにより、同一のキ
ャッシュメモリをＨＣＳＷモードとソフトウェアモード
で共用している従来のキャッシュメモリ実装方式と比較
しキャッシュメモリ上における互いのモードにおいて行
われた主記憶アクセスの干渉を低減でき、これを要因と
する性能の低下を防ぐ効果がある。
【図１】本発明の一実施例を示す説明図。
【図２】主記憶内部の構成を示す説明図。
【図３】メモリバッファ制御ユニットの構成を示す説明
図。
図。
１ 主記憶ユニット ２ システムインターフェイスユニット ３ 中央処理ユニット ４ メモリバッファ制御ユニット ４ａ 高速アドレス変換バッファ ４ｂ キャッシュメモリ ５ 先行制御ユニット ６ 命令実行制御ユニット ６ａ ＣＳ制御ユニット ６ｂ 制御記憶 ６ｃ ファームウェア ７ 作業記憶 １０ａ，１０ｂ 主記憶のソフトウェア領域 １１ 主記憶のハードウェア領域 ２１ａ ハードウェア領域下限アドレスレジスタ ２１ｂ ハードウェア領域上限アドレスレジスタ ２１ｃ ３入力比較器 ２２ａ ハードウェア領域アクセス用キャッシュメモ
リ ２２ｂ ソフトウェア領域アクセス用キャッシュメモ
リ
リ ２２ｂ ソフトウェア領域アクセス用キャッシュメモ
リ
Claims (1)
- 【請求項１】 ハードウェアおよびファームウェア機能
の一部をハードウェア制御ソフトウェアで遂行する情報
処理装置において、主記憶に対してなされるアクセスが
ハードウェア領域かソフトウェア領域かを区別する手段
と、主記憶のハードウェア領域に対してアクセスするの
に用いられるキャッシュメモリと、主記憶のソフトウェ
ア領域に対してアクセスするのに用いられるキャッシュ
メモリとを有することを特徴とするキャッシュメモリ実
装方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283458A JPH05120134A (ja) | 1991-10-30 | 1991-10-30 | キヤツシユメモリ実装方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283458A JPH05120134A (ja) | 1991-10-30 | 1991-10-30 | キヤツシユメモリ実装方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120134A true JPH05120134A (ja) | 1993-05-18 |
Family
ID=17665812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283458A Pending JPH05120134A (ja) | 1991-10-30 | 1991-10-30 | キヤツシユメモリ実装方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047388A (en) * | 1997-04-09 | 2000-04-04 | International Business Machines Corporation | Method and apparatus for processing an invalid address request |
| US6859862B1 (en) | 2000-04-07 | 2005-02-22 | Nintendo Co., Ltd. | Method and apparatus for software management of on-chip cache |
-
1991
- 1991-10-30 JP JP3283458A patent/JPH05120134A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047388A (en) * | 1997-04-09 | 2000-04-04 | International Business Machines Corporation | Method and apparatus for processing an invalid address request |
| US6859862B1 (en) | 2000-04-07 | 2005-02-22 | Nintendo Co., Ltd. | Method and apparatus for software management of on-chip cache |
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