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JPS6066504A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPS6066504A
JPS6066504A JP58174109A JP17410983A JPS6066504A JP S6066504 A JPS6066504 A JP S6066504A JP 58174109 A JP58174109 A JP 58174109A JP 17410983 A JP17410983 A JP 17410983A JP S6066504 A JPS6066504 A JP S6066504A
Authority
JP
Japan
Prior art keywords
circuit
voltage
output
smoothing
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58174109A
Other languages
English (en)
Other versions
JPH0468861B2 (ja
Inventor
Kikuo Kimura
木村 貴久男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP58174109A priority Critical patent/JPS6066504A/ja
Priority to US06/650,408 priority patent/US4638184A/en
Publication of JPS6066504A publication Critical patent/JPS6066504A/ja
Publication of JPH0468861B2 publication Critical patent/JPH0468861B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) この発明は、半導体メモリなどの大規模集積回路に内蔵
されるバイアス発生回路に関するものである。
(従来技術) 現在、半導体集積回路などで構成される電子機器に一般
に使用されている電源電圧は5vであり、したがって、
集積回路を構成するトランジスタは5Vで駆動さハてい
る。
しかしながら、半導体回路装置の高集積化にともないM
OS)ランジスタ素子の微細化が進むと、それ捷でに問
題とならなかった諸物理現象がトランジスタ・デバイス
の特性に影響を及ぼすようになる。
たとえば、ホット・エレクトロンやインパクト・イオナ
イゼーション効果、ショートチャネル効果などがあげら
れる。
これらの影響を防ぐための一つの手段として電源電圧を
低下させることが有利と考えらtL゛ている。
しかしながら、システム側において、従来からのTTL
レベルが保証されなければならないということや、電源
の種類を増やしたくないなどのシステム設計上の理由に
より、電源1ff IJEは5Vに1lill約さねて
いるのが現状である。
したがって、外部電源電圧は従来の5Vのままに保ち、
半導体回路装置内で、電源電圧を減圧し、上述したよう
な諸物理現象が影響を及ぼさない程度の電圧で内部回路
を構成するトランジスタを駆動する新たなチップ内式4
フス回路が要求される。
(発明の目的) この発明は、上記の点に鑑みなされたもので、外部電源
電圧を所定の直流電圧に減少し、チップ内の回路の内部
電源として供給することができるとともに、内部電源と
しての出力電位の安定化を図ることのできるバイアス発
生回路を提供することを目的とする。
(発明の構成) この発明のバイアス発生回路は0発振回路の出力を平滑
回路部で平滑して直流電圧を取り出し、この平滑回路部
の出力をパルス幅制御部の電流機能をもつ回路に加えて
駆動能力を制御して、パルス幅制御部の反転機能金もつ
回路のコンダクタンスを制御して、パルス幅制御部内の
バッファ回路の導通時間を制御することにより発振出力
のサイクルデユーティに依存して平滑回路部の出力電圧
の変動を補正するようにしたものである。
(実施例) 以下、この発明のバイアス発生回路の実施例について図
面に基づき説明する。第1図はその一実施例の構成を示
す回路図である。この第1Nに示す実施例で用いられる
トランジスタ“はすべでエンハンスメント形電界効果ト
ランジスタであり、矢印がゲート側に向いているものは
nタイプ、反対のものはpタイプを表わす。
第1図に示される、バイアス回路は発振回路であるリン
グ・オシレータ部1./<ルス幅制御部2および平滑部
3の三つの部分から構成されこのノ(イアス発生回路へ
の外部電源電圧(たとえば5V)が点Aよシ供給されて
いる。
リング・オシレータ部lはトランジスタT1〜T6から
なるインバータ4,5.6により構成される。
インバータ4の出力はインバータ50入力に接続され、
インバータ5の出力はインバータ60人力に接続されて
いる。さらに、インバータ6の出力はインバータ4の入
力に接続される。8点はリング・オシレータ部1の出力
である。
パルス幅制御部2は電流制御用のトランジスタT7.T
IOと反転回路用トランジスタT8.T9からなるパル
ス幅制御インバータ7とインバータ8.9により構成さ
れる。
トランジスタT7は点Aからの電流を制御するトランジ
スタであり、そのソースはA点に接続され、ドレインは
トランジスタT8のソースに接続されている。
トランジスタT8のドレインはトランジスタT9のドレ
インに接続され、トランジスタT9のソースはグランド
への電流制御を行うトランジスタTIOのトンインに接
続され、トランジスタTIOのソースは接地される。
トランジスタT8とT9のゲートは、リング・オシレー
タ部1の出力点Bに接続され、トランジスタT7とT1
0のゲートは平滑部3のE点に接続される。
トランジスタTll、12からなるインバータ8の入力
はトランジスタT8とT9の1“レインに接続され、出
力はトランジスタT I 3 、 T ] 4からなる
インバータ90入力に接続されている。
また、インバータ9の出力は、E点に接続されている。
つまり、インバータ8と9は後述するように波形成形の
ためのノ(ソファ回路を構成している。さらに平滑部3
をイiヶ成するコンデンサCIがD点と接地間に接続さ
れる。なお、上dCA点にtま電源電圧(5v)が接続
される。
次に、以上のように構成されたこの発明のノ(イアス発
生回路の動作を第2図(0,示した各”r’ilIの波
形図を用いて説明する。第1図に示される・くイアス発
生回路の基本的な動作はリング・オシレータ部1で得ら
れた波形(第2図(a) ) ’cコンデンサCIによ
り平滑することによって、減圧された直流1L圧を得よ
うとするものである。
しかしながら、E点に接続される負荷によって、E点の
電位は変動する。したがってE点の電位が変動した場合
、これを補償する必要がある。この補償を行なう回路が
ノ(ルス幅制御1ll(2である。
このパルス幅制御部2の動作について説明する。
いまリング・オシレータ部lによシ第2図(a)に示さ
れるような波形がB点に出力されているとする。
この信号はパルス幅制御部2のインバータ7およびイン
バータ8,9を経由して、E点に出力されるが、コンデ
ンサC1によシ平滑されて、第2図(g)に示されるよ
うなリング・オシレータ部tのサイクルデユーティに依
存する直流電圧出力となる。
この出力電圧はトランジスタT7とTIOのゲートに入
力されているためトランジスタT7とTIOの駆動能力
は出力電圧によシ制御されることになる。
すなわち、E点の電位が下がったとき、トランジスタT
7の駆動能力は増し、トランジスタTIOの駆動能力は
減る。このことは、見かけ上トランジスタT8とT9の
2mが制御されているとみなすことができる。
この結果、E点に電圧の変動がない場合の0点の出力波
形を第2図(b)とすれば、E点の電圧が下がった場合
と上がった場合KC点に出力される信号はそねそれ第2
図(c)と第2図(d)に示されるような波形となる。
したがって、D点にはそれぞれ第2図(e)と第2図(
f)に示されるような信号が出力される。すなわち、E
点の電圧が下がった場合、D点には第2図(e)に示さ
れるような信号が出力さtするため、トランジスタT1
3の導通時間が長くなり、トランジスタTI4の導通時
間が短くなる。したかつてE点の電圧の下降分が補償さ
れる。
逆に、E点の電圧が上昇した場合、D点には第2図(f
)に示されるような信号が出力されるため、トランジス
タT13の導通時間が短くなり、トランジスタT14の
導通時間が長くなる。したがって、E点の電圧の上昇分
が補償される。
以上説明したように、第1図に示した実施例ではリング
・オシレータ部1と平滑部3を持つことによシ外部電源
電圧(たとえば5V)(r所定の直流電圧に減圧し、チ
ップ内の回路の内部Vcc ?h、%jとして供給する
ことができる。
また、リング・オシレータ部1と平滑部3の間に挿入さ
れたパルス幅制御部2の動作によQ1内部Vcc電源と
しての出力電位の安定化を図ることができる。
以上のように、この発明のバイアス発生回路によれば、
発振回路の出力を平滑回路部で平滑して直流電圧を取p
出し、この平滑回路部の出力をパルス幅制御部の電流駆
動機能をもつ回路に加えて駆動能力および反転機能をも
つ回路のコンダクタンスを制御して、パルス幅制御部内
のバッファ回路の導通時間を制御して発振回路の出力の
サイクルデユーティに依存して平滑回路部の出力電圧の
変動を補正するようにしたので、外部電源電圧を所定の
直流電圧に減少でき、チップ内の回路の内部電圧源とし
て供給することができるとともに出力電位の安定化を期
することができる。
これにともない、大容量メモリ、大容量論理回路などす
べての半導体回路装置に利用することができる。
【図面の簡単な説明】
第1図はこの発明のバイアス発生回路の一実施例の回路
図、第2図は第1図に示さハた)(イアス発生回路の動
作を説明するための各部の波形図である。 l・・・リング・オシレータ部、2・・・)くルス幅制
御部、3・・・平滑部、4.5,6,7,8.9・・イ
ンノく一タ、Tl−T14・・・トランジスタ、C1・
・・コンデンサ。 手続補正書 昭和59年6月12目 ね′許庁長官若 杉 和 夫殿 1、事件の表示 昭和58年 特 許 願第1741092、発明の名称 バイアス発生回路 3、補正をする者 事件との関係 特 許 出願人 (029)沖電気工業株式会社 4、代理人 5、補正命令のl」伺 昭和 年 月 日(自発〕6、
補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄 7、補正の内容 別紙の通り 7 補正の内容 1)明細書の「2特許請求の範囲」全別紙の通9訂正す
る。 2)明細書3頁14行「万全平滑」全「力をパルス幅制
御回路部に接続し、そのパルス幅制御回路部の出力全平
滑」と訂正する。 3)同3頁15行「電流機」を「電流制御機」と訂正す
る。 4)同3頁16行ないし18行「駆動能力・・・・・・
全制御して、」を削除する。 5)同6頁8行「0点」全「E点」と訂正する。 6)同9頁8行「駆動」を「制御」と訂正する。 2 特y+ 請求の範囲 平滑して直流拍出を得る平滑回路部とからなるバイアス
発生回路において、上記パルス幅制御回路部が、上記発
振回路の出力全反転する反転機nヒをもつ回路と、この
反転機能金もつ回路の出力によとし上記反転機能をもつ
回路の電流制御機部をもつ回路とからなること全特徴と
したバイアス発生回路。

Claims (1)

    【特許請求の範囲】
  1. 発振回路と、この発振回路の出力を平滑して直流電圧を
    得る平滑回路部と、上記発振回路の出力を反転する反転
    機能をもつ回路およびこの回路の出力により導通時間が
    制御されて上記発振回路の出力のデューテイザイクルに
    依存して上記平滑回路部の出力電圧を補正するバッファ
    回路を有しかつ上記平滑回路の出力電圧により上記反転
    機能をもつ回路の駆動制御を行う電流駆動機能をもつ回
    路と具備したパルス幅制御部とよシなるバイアス発生回
    路。
JP58174109A 1983-09-22 1983-09-22 半導体集積回路 Granted JPS6066504A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58174109A JPS6066504A (ja) 1983-09-22 1983-09-22 半導体集積回路
US06/650,408 US4638184A (en) 1983-09-22 1984-09-13 CMOS bias voltage generating circuit

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Publications (2)

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JPS6066504A true JPS6066504A (ja) 1985-04-16
JPH0468861B2 JPH0468861B2 (ja) 1992-11-04

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JP58174109A Granted JPS6066504A (ja) 1983-09-22 1983-09-22 半導体集積回路

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