JPS6052186A - Sigal rpocessing circuit - Google Patents
Sigal rpocessing circuitInfo
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- JPS6052186A JPS6052186A JP59157079A JP15707984A JPS6052186A JP S6052186 A JPS6052186 A JP S6052186A JP 59157079 A JP59157079 A JP 59157079A JP 15707984 A JP15707984 A JP 15707984A JP S6052186 A JPS6052186 A JP S6052186A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号処理回路に関し、具体的には信号の変
移部の上昇時間および下降時間を強調するだめの回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal processing circuit, and specifically to a circuit for emphasizing the rise time and fall time of a transition portion of a signal.
信号を、帯域幅または立上り(slew)速度の制限さ
れた装置を通して処理すると、その信号の各レベル相互
間の変移部(トランクシヨン)の上昇時間および下降時
間も上記に対応して制限を受ける。When a signal is processed through a device with a limited bandwidth or slew rate, the rise and fall times of the signal's level-to-level transitions are correspondingly limited.
すなわち、帯域幅が狭いと変移はよりなだらかになる。That is, the narrower the bandwidth, the smoother the transition.
テレビジョン(TV)装置においては、たとえばクロミ
ナンス信号の帯域幅が伝送系の標準によって制限されて
いる。NTSC方式では、■クロミナンス成分信号は1
、5 MHzの帯域幅を有し、Qクロミナンス成分信
号は0.5MHzの帯域幅を持っている。TV受像機が
0 、5 MHzの帯域幅を有する工およびQクロミナ
ンス成分の両信号を処理するのは珍しいことではない。In television (TV) devices, for example, the bandwidth of chrominance signals is limited by transmission standards. In the NTSC system, the chrominance component signal is 1
, 5 MHz, and the Q chrominance component signal has a bandwidth of 0.5 MHz. It is not uncommon for TV receivers to process both optical and Q chrominance component signals with a bandwidth of 0.5 MHz.
大抵の画像状X態に対して、更に上昇および下降時間を
改善することが望ましい点はあるが、上述した様なりロ
ミナンス信号処理方法は満足すべきものである。しかし
、クロミナンス信号の上昇および下降時間が制限されて
いると被写体の端縁部が不明瞭になり一!た色忠実度が
低下するという傾向を生ずる。画像に生ずるこの様な好
丑しくない効果は、広帯域幅(4,2MHz )輝度信
号では再生できるが狭帯域のクロミナンス信号では再生
できないような明確な端縁部を被写体が持っているとき
、および更にその被写体の色が背景色と大きく異ってい
るとき、に特に顕著に現われる。Although it would be desirable to further improve the rise and fall times for most image conditions, the rominance signal processing method described above is satisfactory. However, if the rise and fall times of the chrominance signal are limited, the edges of the subject become unclear. This results in a tendency for color fidelity to deteriorate. This undesirable effect on the image occurs when the subject has sharp edges that can be reproduced with a wide-bandwidth (4.2 MHz) luminance signal but not with a narrow-band chrominance signal, and Furthermore, this phenomenon is particularly noticeable when the color of the subject is significantly different from the background color.
従って、成る種の変移が生じたときに信号の上昇時間と
下降時間を改善(たとえば、減少)するような回路およ
びその様な転移の検知器が必要になる。信号の帯域幅が
制限されていることによって高周波数成分が高度に減衰
を受けている場合には、信号の高周波数成分を低周波数
成分に対して強調(エンファザイズ)する普通のピーキ
ング回路の効果が制限されることが知られている。Accordingly, there is a need for circuitry and detectors of such transitions that improve (eg, reduce) signal rise and fall times when certain transitions occur. If the high frequency components of the signal are highly attenuated due to the limited bandwidth of the signal, the effect of a normal peaking circuit that emphasizes the high frequency components of the signal relative to the low frequency components is ineffective. known to be limited.
従って、この発明による信号処理回路は、縦続接続され
ていて入力信号を順次遅延させる複数個の遅延手段と、
入力信号の大きさの変移を検知する手段と、この検知手
段に応じて上記遅延手段の中の入力相互間を結合する選
択的結合手段とを具備するものである。Therefore, the signal processing circuit according to the present invention includes a plurality of delay means connected in cascade and sequentially delaying input signals;
The delay means includes means for detecting changes in the magnitude of the input signal, and selective coupling means for coupling the inputs of the delay means in accordance with the detection means.
以下の記述では信号をデジタル信号として説明を進める
が、この発明はそれ以外の種々の形式の信号、たとえば
アナログまたはデジタル形のサンプルデータ信号、およ
びアナログ信号などに対しても適用し得ることは言うま
でもない。なお、図面中で、幅広の矢印は多ビツト並列
デジタル信号用の信号通路を表わし、線矢印は単一ビッ
トまたは直列デジタル信号用のまたはアナログ信号用の
信号通路を表わしている。In the following description, the signals will be explained as digital signals, but it goes without saying that the present invention can be applied to signals in various other formats, such as analog or digital sample data signals, and analog signals. stomach. In the drawings, wide arrows represent signal paths for multi-bit parallel digital signals, and line arrows represent signal paths for single-bit or serial digital signals or for analog signals.
第1図には、変移検知器を持った信号変移強調回路が例
示されている。この回路は、デジタル信号処理回路を持
ったテレビジョン受像機でデジタルクロミナンス信号を
処理するのに適したものでアル。この受像機は、デジタ
ルクロミナンス信号C8を生成し、この信号は更にこの
発明を使用した装置によって処理されて、強調されたデ
ジタルクロミナンス信号C8’/となる。FIG. 1 illustrates a signal transition enhancement circuit with a transition detector. This circuit is suitable for processing digital chrominance signals in television receivers equipped with digital signal processing circuits. This receiver produces a digital chrominance signal C8, which is further processed by an apparatus employing the invention into an enhanced digital chrominance signal C8'/.
次の説明では、上昇および下降時間の強調を行値に対応
している。すなわち、信号C8はいまサンプルFによっ
て示された大きさを有し、かつこれはクロック信号f
の5サイクル分前にサンプC
ルAによって示される大きさを持っていたことになる。In the following description, emphasis on rise and fall times corresponds to row values. That is, signal C8 now has the magnitude indicated by sample F, and this is equal to clock signal f
This means that sample C had the size indicated by sample A five cycles before.
実線50はサンプルA−Fを接続して、サンプルA−F
で表わされる変移の」二昇114゛間を表わしている。Solid line 50 connects samples A-F to
It represents the period of 114 degrees of the transition expressed by .
更に、い1このサンプル列は、前述のように検知器10
0がMUX20と22を可動状態とする制御信号MCを
発生するような大きさを持っているものとする。すると
、M U X20は遅延段140入力においてサンプル
Dの値の代りにサンプルEの値を与え、またMUX22
は遅延段16の入力でサンプルCの値の代シにサンプル
Bの値を与える。これらの置換は、第2図aでは矢印5
4と52によって示され、またサンプルEとBからの置
換サンプル値はそれぞれD′およびC′で示されている
。クロック信号fSeの次に発生するサイクルでは、サ
ンプルB1C′、D′、E、Fはそれぞれ遅延段18.
16.14.12および10にラッチされ、検知器10
0は制御信号MCを除去する。それは、最早、変移検知
条件が満たされなくなるからである。クロック信号fs
cの更に後続サイクルに応じて、信号C8′は、上昇時
間が強調された(減少した)変移部をもつ変形されたサ
ンプル列A、 B、 C’、D’、E、 F’ (すな
わち、大きさA、B、BXESE、Fの列)を含んだも
のとなる。破線56はこの変形サンプル列中のサンプル
を結んで、この列によって表わされる変移の強調された
上昇時間を表わしている。Furthermore, this sample sequence is detected by the detector 10 as described above.
0 has a magnitude such that it generates a control signal MC that enables MUXs 20 and 22. MUX20 then provides the value of sample E instead of the value of sample D at the input of delay stage 140, and MUX22
gives the value of sample B in place of the value of sample C at the input of delay stage 16. These substitutions are indicated by arrow 5 in Figure 2a.
4 and 52, and the replacement sample values from samples E and B are designated D' and C', respectively. In the next occurring cycle of clock signal fSe, samples B1C', D', E, F are respectively applied to delay stage 18.
16.14.Latched to 12 and 10, detector 10
0 removes control signal MC. This is because the transition detection condition is no longer satisfied. clock signal fs
In response to further subsequent cycles of c, the signal C8' becomes a modified sample sequence A, B, C', D', E, F' (i.e. (columns of size A, B, BXESE, F). A dashed line 56 connects the samples in this modified sample sequence and represents the exaggerated rise time of the transition represented by this sequence.
別の例として、第2図すに示された、線60により大き
さの大きな方から小さな方への変移(負向きの変移)を
形成するように例示されている、信号C8のサンプル列
を考えよう。第2図aに関連して行なった前述した動作
によって、制御信号MCに応じてIVI U X 20
と22によりそれぞれ置換62と64が行なわれ、破線
66で例示された下降時間の強調された変形された信号
C8′のサンプル列A、B、B、E、E、Fが生成され
る。As another example, the sample sequence of signal C8 illustrated in FIG. let's think. The above-described operations performed in connection with FIG. 2a result in the IVI U
and 22 respectively perform permutations 62 and 64 to produce a series of samples A, B, B, E, E, F of the fall time emphasized modified signal C8' illustrated by the dashed line 66.
変移検知器100と変移発生検知のための所定の条件に
ついて次に説明する。波形の変移は、瞬時が一つの振幅
レベルから他の振幅レベルへ変化することで、両レベル
間の差とそのレベル変化に要する時間とによって説明す
ることができる。たとえばザンプルデーク、そのデジタ
ル信号が一例であるが、翫の場合には、変移はサンプル
またはサンプル群の大きさと、大きさの変化が生ずる範
囲内のサンプルの数とによって説明することができる。Next, the displacement detector 100 and predetermined conditions for detecting the occurrence of displacement will be described. A waveform transition is an instantaneous change from one amplitude level to another and can be described by the difference between the levels and the time required for the level change. For example, in the case of a sample, the digital signal of which is an example, a shift can be described by the size of the sample or group of samples and the number of samples within the range over which the change in size occurs.
検知器100は、サンプルデータ信号の太きさとして、
相連続するサンプルよりなる2つの群で各々の大きさが
比較的接近し七いる場合、および非連続サンプル相互間
の大きさの差が大きい場合に変移を検出する。具体的に
言えば、相連続する6個のサンプル列の場合には、(1
)第1と第2番目のサンプル(連続するサンプルの第1
群)の大きさが互に比較的接近しているとき、(2)第
5および第6番目のサンプル(連続サンプルの第2群)
の大きさが互に比較的接近しているとき、および(3)
第2と第5番目のサンプル(2つの非連続サンプル)の
大きさが互に相当異なるとき、に変移が検知される。こ
の原則は、第1、第2、第5および第6番目のサンプル
は変移を構成する部分でなく、実質的な変移が2つのサ
ンプル群の間に生ずる(第2図aおよびb参照)ことを
規定している。The detector 100 determines the thickness of the sample data signal as follows:
A transition is detected when the sizes of two groups of consecutive samples are relatively close to each other, and when there is a large difference in size between non-consecutive samples. Specifically, in the case of six consecutive sample sequences, (1
) first and second samples (first of consecutive samples
(2) the fifth and sixth samples (the second group of consecutive samples) when the sizes of the groups) are relatively close to each other;
when the sizes of are relatively close to each other, and (3)
A shift is detected when the magnitudes of the second and fifth samples (two non-consecutive samples) are significantly different from each other. This principle states that the first, second, fifth and sixth samples are not part of the transition, but that a substantial transition occurs between the two groups of samples (see Figure 2 a and b). stipulates.
第1図の変移検知器100は、連続するサンプルEとF
の大きさの差の絶対値を発生してこれを比較器32に供
給する減算器30を具えている。比較器32は、この差
の絶対値IE−Fl が比較的小さな値REF−1より
小さい場合に、ANDゲート46の1人力に成る可動レ
ベルを与える出力を生成する。The displacement detector 100 of FIG.
The subtracter 30 generates the absolute value of the difference in magnitude and supplies this to a comparator 32. Comparator 32 produces an output that provides a manual actuation level of AND gate 46 if the absolute value of this difference IE-Fl is less than the relatively small value REF-1.
同様に、減算器34は相連続するサンプルAとBの間の
差の絶対値を発生し、比較器36はこの差の絶対値IA
−Blが比較的小さな値REF−2より小さいときにA
NDゲート46の第2人力に対して成る可動レベルを印
加する。更に、減算器40は、非運転サンプルBとEか
らその差の絶対値IB−Elを発生し、その絶対値が成
る最小値MINより太きければ、比較器42はA N
Dゲート46の第3人力に成る可動レベルを印力Uする
ことになる。A N Dゲート46に対する上記諸入力
と時間的に一致して可動信号ENがあったとすると、制
御信号MCが生成されて、MUX20と22は、それぞ
れ前述のようにサンプルEの値を遅延段14の人力に丑
たサンプルBの値を遅延段16の入力に印加するように
される。変移の検知に関する上述の原則を要約すれば下
記の表1の通りである。Similarly, subtractor 34 generates the absolute value of the difference between successive samples A and B, and comparator 36 generates the absolute value of this difference IA
-A when Bl is smaller than a relatively small value REF-2
A movable level corresponding to the second human power of the ND gate 46 is applied. Further, the subtractor 40 generates the absolute value of the difference IB-El from the non-operating samples B and E, and if the absolute value is greater than the minimum value MIN, the comparator 42 generates the difference A N
The movable level that becomes the third human power of the D gate 46 is applied. Assuming that there is an active signal EN coincident in time with the above inputs to the A N D gate 46, a control signal MC is generated and MUXs 20 and 22 respectively transfer the value of sample E to the delay stage 14 as described above. The value of the sample B which was manually generated is applied to the input of the delay stage 16. The above principles regarding detection of transitions are summarized in Table 1 below.
制御装置48は、検知器100を可動または不動化する
可動信号ENを発生する。制御装置48は、たとえば、
輝度信号YS中に変移があればこれに応じて可動信号E
Nを発生する変移検知器である。Controller 48 generates an enable signal EN that enables or disables detector 100. The control device 48 is, for example,
If there is a change in the brightness signal YS, the movable signal E is changed accordingly.
This is a displacement detector that generates N.
信号C8とYSは、同じ画像を表わす成分信号であるか
ら時間的関係を持っている。制御装置48は省略するこ
ともできる。Since the signals C8 and YS are component signals representing the same image, they have a temporal relationship. The control device 48 can also be omitted.
ノ、−一°′”′−
素子47は、ANDゲート46とクロック信号fscニ
応答スルハルス発生器またはデジタル・ワンショット発
生器であって、たとえば1サンプル周期幅のパルスMO
を発生しその後たとえば2サンプル周期の間は後続パル
ヌを出力しない。ワンショット発生器47は、変移の検
知機能が変移強調回路中に含まれている場合に発生する
可能性のある、マルチプレクサ22と遅延段16を含む
ループ内におけるサンプルの連続的な再循環、を阻止す
るものである。しかしまた、変移検知器と強調回路がそ
れぞれ別々ではあるが並列の遅延段を使用すれば上記の
如きワンショット発生器47を設ける必要はない。-1°'"'- The element 47 is a Sulhals generator or a digital one-shot generator responsive to the AND gate 46 and the clock signal fsc, and is, for example, a one-sample period wide pulse MO.
is generated, and then the subsequent parnu is not output for, for example, two sample periods. One-shot generator 47 eliminates the continuous recirculation of samples within the loop containing multiplexer 22 and delay stage 16, which may occur if transition sensing functionality is included in the transition enhancement circuit. It is something to prevent. However, it is also not necessary to provide the one-shot generator 47 if separate but parallel delay stages are used for the shift detector and enhancement circuit.
第3図に示した変移検知器200は、制御信号MCを発
生するのに別の検知原則−も満足させる必要のある、検
知器100の変形例である。この付加的な検知原則は、
変移が比較的円滑に一様なものであるときのみ強調され
、それによって有効な比較的周波数の高いサンプル情報
が失なわれることが無いようにするだめのものである。The displacement detector 200 shown in FIG. 3 is a modification of the detector 100 in which another sensing principle also needs to be satisfied in order to generate the control signal MC. This additional sensing principle is
It is only emphasized when the transition is relatively smooth and uniform, so that useful relatively high frequency sample information is not lost.
上記の効果は、第2と第5番目のサンプル間の変移の大
きさの差が成る最大値を超えず、第3および第4番目の
サンプルの大きさがそれぞれ第2および第5番目のサン
プルの大きさの平均値と第2および第5番目のサンプル
の大きさとの中間にあることを要求する伺加的な検知原
則によって達成することができる。The above effect means that the difference in the magnitude of the transition between the second and fifth samples does not exceed the maximum value that the magnitude of the third and fourth samples becomes, respectively. This can be achieved by an additive detection principle that requires the magnitude of the average value to be intermediate between the magnitude of the second and fifth samples.
検知器200には、減算器30.34および4oと比較
器32.36および42があって、これらは前述した検
知器100における同一番号の要素に相当するものであ
る。第2図と第3図を参照して説明すると、比較器44
は、減算器40が生成した差の絶対値IB−Elが、最
小値M I Nよりも大きな成る最大値MAXより小さ
いとき、ANDゲート46′の1人力に可動レベルを印
加する。減算器40は、また、その変移が正向きのもの
か負向きのものかを表わすと共に、付加検知原則に合致
するか否かの検査用の比較器の構成を簡単にするために
使用される、符号ビットSBも発生する。Detector 200 includes subtractors 30.34 and 4o and comparators 32.36 and 42, which correspond to the same numbered elements in detector 100 described above. Referring to FIGS. 2 and 3, the comparator 44
applies a moving level to the AND gate 46' when the absolute value IB-El of the difference produced by the subtractor 40 is less than the maximum value MAX which is greater than the minimum value M I N . The subtractor 40 is also used to represent whether the transition is positive or negative and to simplify the construction of a comparator for checking whether the additive detection principle is met. , sign bit SB is also generated.
変移の円滑さおよび一様さを示す原則に合致するかどう
かの検査は比較器70.74.84および88によって
次のようにして行なわれる。比較器70は、サンプルB
とCを比較し、得られた結果は符号ビットSBに応じて
可制御インバータブロック72によって選択的に反転さ
れる。そして、正向きの変移の場合に原則BくCが満足
されたとき、および負向きの変移の場合に原則B)Cが
満足されたときにANDゲート46′の1人力が可動状
態にされる。同じ様に、比較器74と可制御インバータ
ブロック76は、正向きの変移において原則D(Eが満
足されたとき、および負向きの変移において原則D)E
が満足されたときにANDゲート46′の1つの入力を
可動状態にする。これによって、サンプルC,!:Dの
大きさはサンプルBとEの大きさの中間にあって一様性
の第1の表示が行なわれる。The check for compliance with the principles of smoothness and uniformity of transitions is carried out by comparators 70, 74, 84 and 88 in the following manner. Comparator 70 detects sample B
and C, and the result obtained is selectively inverted by controllable inverter block 72 depending on the sign bit SB. Then, when the principles B and C are satisfied in the case of a positive displacement, and when the principles B) and C are satisfied in the case of a negative displacement, the single-man power of the AND gate 46' is activated. . Similarly, the comparator 74 and the controllable inverter block 76 operate according to principle D on positive transitions (when E is satisfied, and principle D on negative transitions).
is satisfied, one input of AND gate 46' is enabled. By this, sample C,! : The size of D is intermediate between the sizes of samples B and E to give a first indication of uniformity.
加算器回路80と2分割回路82は、サンプルBとEの
大きさの平均を発生する。この平均値は第2図aとbの
レベルl/2(B 十E )における破線で示されてい
る。サンプルアナログ信号の場合には、回路80と82
は抵抗性回路であり、デジタル信号に対しては回路80
は加算器であり回路82は結線にょテ/F’則C< /
2 (B + E ) y5”Xj足サすrcトキ、お
よび負向きの変移に対してC> ”/2 (B + E
)が満足されたときにANDゲート46′の入力を可
動状態とする。同じ様に、比較器88と可制御インバー
タブロック90は、正向きの変移の場合に原則D〉l/
2(B十E)が満足されたとき、および負向きの変移に
対して原則D < 乞(B + E )が満足されたと
きにANDゲート46′の入力を可動状態とする。これ
によって、サンプルCの大きさがBとEの平均レベルと
サンプルBの大きさの中間にあり、サンプルDの大きさ
が上記平均レベルとサンプルEの大きさとの中間にある
ことが保証され、更に変移の一様性が表示される。Adder circuit 80 and divide-by-2 circuit 82 generate an average of the magnitudes of samples B and E. This average value is indicated by the dashed line at level l/2 (B 1 E ) in FIGS. 2a and b. For sampled analog signals, circuits 80 and 82
is a resistive circuit, and for digital signals, circuit 80
is an adder, and the circuit 82 is connected according to the following formula: /F' rule C< /
2 (B + E) y5"Xj foot support rc toki, and C>"/2 (B + E
) is satisfied, the input of AND gate 46' is enabled. Similarly, the comparator 88 and the controllable inverter block 90 operate in the case of positive transitions in principle D〉l/
The input of the AND gate 46' is enabled when 2(B+E) is satisfied and when the principle D<1(B+E) is satisfied for negative transitions. This ensures that the magnitude of sample C is intermediate between the average level of B and E and the magnitude of sample B, and that the magnitude of sample D is intermediate between said average level and the magnitude of sample E; Furthermore, the uniformity of the transition is displayed.
ANDゲート46′は、そのすべての入力の信号が時間
的に一致したことに応じて制御信号IVI Cを発生す
る。これらの検知原則は表IIO通り要約できる。AND gate 46' generates control signal IVIC in response to the temporal coincidence of the signals at all of its inputs. These detection principles can be summarized in Table IIO.
表 …
10進値で0から255に相嶺する値を有する8ビツト
のデジタルクロミナンス信号に対しては、次の公称比較
レベルが適当する。すなわちREF−1=8、REV−
2=8、MIN=48、MAX =255゜第3図の上
記以外の部分は、輝度信号の変移検知装置を構成する制
御回路48を示している。輝度信号YSは、遅延段31
0.312.314.316および318によって順次
遅延されて、変移検知器300に供給される。検知器3
00は、たとえば、そこからの制御信号が可動信号EN
としてA、NDゲーI・46′に印加される点を除けば
、前述した検知器100丑たは200と同様な構造のも
のである。遅延段310−3tgは、輝度処理回路中の
li’ I Rフィルタまたはくし形フィルタの−’i
I(とじて存在するものであってもよい。Table: For an 8-bit digital chrominance signal with values ranging from 0 to 255 in decimal value, the following nominal comparison levels are appropriate: That is, REF-1=8, REV-
2=8, MIN=48, MAX=255° The other portions of FIG. 3 show a control circuit 48 constituting a luminance signal change detection device. The luminance signal YS is sent to the delay stage 31
0.312.314.316 and 318 sequentially and are provided to the displacement detector 300. Detector 3
00, for example, the control signal from there is the movable signal EN.
The structure is similar to that of the detector 100 or 200 described above, except that the voltage is applied to the A and ND gates I and 46'. The delay stage 310-3tg is a delay stage 310-3tg of the -'i
I (may exist together with
第4図と第5図には、第1図および第2図における比較
器32.36.42または44に代り得る有効な実施形
態が示されている。これらの実施例は、デジタルサンプ
ルが符号−大きさ形式で表わされている場合に使用され
る。第4図の反転入力ANDゲー、ト32’は、減算器
3oが生成した差の選ばれた成敗の上位ビットMsB(
但し符号ビットではない)がすべて°1011であるこ
とに応答して、ANDゲー)464たは46′に可動レ
ベルを印加する。FIGS. 4 and 5 show advantageous embodiments that can replace the comparators 32, 36, 42 or 44 in FIGS. 1 and 2. These embodiments are used when the digital samples are represented in sign-magnitude format. The inverting input AND gate 32' of FIG.
(but not the sign bit) are all 1011, a movable level is applied to the AND gate) 464 or 46'.
NORゲ−) 32”’ (第5図)は、減算器3oに
よって生成された差の絶対値の成る選ばれた数の上位ピ
ッ)MSBがすべてII OIIであることに応じて、
可動レベルをANDゲート46または46′に印加する
。NOR game) 32"' (FIG. 5) is the selected number of high order bits of the absolute value of the difference produced by the subtractor 3o, in response to the fact that the MSBs are all II OII,
A movable level is applied to AND gate 46 or 46'.
ゲート32′または32“にょって供給される基準レベ
ルREF−1のレベルは〔2N−1〕によって与えられ
る。ここに、Nは該ゲートに接続されない下位ビットL
sBの数であって、上記の関係は表mに示されている。The level of the reference level REF-1 supplied by the gate 32' or 32'' is given by [2N-1], where N is the lower bit L not connected to the gate.
sB, the above relationship is shown in Table m.
表m
第6図は、たとえば、デジタルサンプルが符号−大きさ
形式で表わされている場合に第2図の比較器42に代え
て使用し得る実施例を示している。Table m FIG. 6 shows an embodiment that may be used in place of comparator 42 of FIG. 2, for example, if the digital samples are represented in sign-magnitude format.
ORゲート42′は、減算器40が生成した差の絶対値
のMSBの何れか1つがIILIIであることに応答し
て、可動レベルをANDゲート46−1:たけ46′に
印加する。基準MINのレベルは、NをORグー )
42’に接続されないLSHの数とするとき、[2N−
1)で与えられる。OR gate 42' applies a movable level to AND gate 46-1:46' in response to any one of the MSBs of the absolute value of the difference produced by subtractor 40 being IILII. For the standard MIN level, OR N)
When the number of LSHs not connected to 42' is [2N-
1) is given.
特許請求の範囲に記載されたこの発明の範囲内で種々の
変形例を構成することができる。たとえば、第3図の減
算器80、分割回路82、比較器88おヨヒインバータ
ブロック90を省略してサンプルCとDを比較器84に
直接に印加することができる。Various modifications can be made within the scope of the invention as set forth in the claims. For example, subtracter 80, divider circuit 82, comparator 88 and inverter block 90 of FIG. 3 can be omitted and samples C and D can be applied directly to comparator 84.
これで、正向きの変移に対して原則C(Dが満足された
とき、および負向きの変移に対して原則C〉Dが満足さ
れたときに一様性の表示ができる。This allows an indication of uniformity when principle C(D is satisfied for positive displacements and when principle C>D is satisfied for negative displacements.
更に、第4図、第5図および第6図の比較器の構成は、
比較操作から符号ピッ)SBを除外することに!つで、
符号−大きさ形式のデジタル数に対して差の大きさの絶
対値が得られることを示している。。Furthermore, the configurations of the comparators in FIGS. 4, 5, and 6 are as follows:
Exclude SB from the comparison operation! So,
It is shown that the absolute value of the difference magnitude can be obtained for digital numbers in sign-magnitude format. .
使用する遅延段10.12.14・・・の数、クロック
信号fscの繰返し周波数信号C8の順次遅延されたサ
ンプルのうち検知器100および200に印加されるも
の、および縦続遅延段中のMUX20と22の位置など
は、すべて、上昇および下降検知の限界および上昇およ
び下降時間が強調される程度に影響を与える。たとえば
、カラー副搬送波同波数の4倍の率(すなわち、NTS
C方式では4fsc =14.32MHz )で生成さ
れる輝度信号サンプルの変移を強調するには、よシ多数
の遅延段が必要となる。更に、それらの群の中のサンプ
ル数は上述した2サンプル(A、BとE、F)より多く
も少くもすることができ、またそれら7洋間のツ゛ンプ
ルの数も上述の2サンプル(C,D)より多、くも少な
くもできる。the number of delay stages 10.12.14... used, the sequentially delayed samples of the repetition frequency signal C8 of the clock signal fsc that are applied to the detectors 100 and 200, and the MUX 20 in the cascade delay stages. 22, etc. all affect the limits of rise and fall detection and the degree to which rise and fall times are emphasized. For example, a rate of four times the color subcarrier number (i.e., NTS
In the C method, a large number of delay stages are required to emphasize the transition of the luminance signal samples generated at 4 fsc =14.32 MHz). Furthermore, the number of samples in those groups can be more or less than the two samples mentioned above (A, B and E, F), and the number of tuples between those seven groups can also be more or less than the two samples mentioned above (C, D) Can be done more or less.
第2図aおよびbに例示されたものよりも速度の速い変
移は、その変移中に少なくとも1個の信号サンプルがあ
る限り強調することができる。すなわち、変移を検知す
るために比較される2つのサンプルが前後に続いたもの
でない限り、可能である。たとえば、第1図の回路は、
紀2図の信号サンプルE、!:Cが減算器40と比較器
42によって比較されて変移が検知されるように変形し
て、遅延段12と14およびマルチプレクサ20が主た
る構成要素をなし、第2図aとbの置換54と64だけ
が行なわれるようにすることもできる。従って、この場
合MUX22は省略され遅延段J4は遅延段16に直結
される。Transitions faster than those illustrated in FIGS. 2a and b can be emphasized as long as there is at least one signal sample during the transition. That is, as long as the two samples being compared to detect a transition are not one after the other. For example, the circuit in Figure 1 is
Signal sample E in Figure 2! : C is compared by a subtractor 40 and a comparator 42 to detect a transition, the delay stages 12 and 14 and the multiplexer 20 being the main components, and the permutation 54 of FIG. 2 a and b. It is also possible that only 64 is performed. Therefore, in this case, MUX 22 is omitted and delay stage J4 is directly connected to delay stage 16.
ここで説明した変移部の強調は、変移の上昇時間および
下降時間を減少させることに関するものであったが、こ
の発明は上昇および下降時間を増大させる場合にも有効
に利用できる。この様な変形例の場合には、1viUX
20を遅延段12の前に入れて信号サンプルEとDをそ
の入力に受入れ、MUX22を遅延段18の前に入れて
信号サンプルCとBをその入力に受入れ、遅延段12は
遅延段14に結合し、かつ遅延段14を遅延段16に結
合する。こうして、検知器100は制御信号MCを発生
して、サンプルCとEを、サンプルBとDの代りにそれ
ぞれ使用するようにする。Although the emphasis on transitions described herein has been with respect to reducing the rise and fall times of transitions, the invention can also be usefully used to increase rise and fall times. In the case of such a modification, 1viUX
20 before delay stage 12 to receive signal samples E and D at its inputs, MUX 22 before delay stage 18 to receive signal samples C and B at its inputs, and delay stage 12 to delay stage 14. and coupling delay stage 14 to delay stage 16. Thus, detector 100 generates a control signal MC to cause samples C and E to be used in place of samples B and D, respectively.
更に別の例として、可制御インバータブロック72.7
6.86および90を省略して、各比較器70.74.
84および88に対する入力を反転させるためにマルチ
プレクサを付加することもできる。更にまた、変移検知
器100と200内の適当な位置に第7図に示される2
の補数−2進数変換器のような変換器を挿入することに
よって、この発明の回路で上記以外のデジタル数系も処
理することができる。As a further example, the controllable inverter block 72.7
6.86 and 90 are omitted, and each comparator 70.74.
A multiplexer can also be added to invert the inputs to 84 and 88. Furthermore, at appropriate locations within the displacement detectors 100 and 200, the two shown in FIG.
By inserting a converter such as a complement-to-binary converter, digital number systems other than those mentioned above can also be processed with the circuit of the invention.
第1図はこの発明の一実施例回路を有する装置の構成を
示すブロック図、第2図aおよびbは第1図の装置内に
おける信号の形を例示する図、第3図乃至第7図は、何
れも第1図に示した装置の一部の変形または置換実施例
を示す41゛4成図である。
C8・・・入力、C8′・・・出力、10.12.14
.16および18・・・それぞれ遅延手段、20.22
・・・マルチプレクサ(遅延手段の1つの入力を他の入
力に結合する手段)、30.34.40・・・減算器、
32.36.42・・・比較器、46・・・ANDゲー
ト、48・・・制御装置、100・・・検知手段(変移
検知器)、A、B、C,D、E、F・・・信号C8のサ
ンプ・ル丑たは信号通路中の各位置。
特’Wf 出願人 アールシーニー コーポレーション
代理人 清水 哲ほか2名FIG. 1 is a block diagram showing the configuration of a device having a circuit according to an embodiment of the present invention, FIGS. 2a and b are diagrams illustrating the form of signals in the device of FIG. 1, and FIGS. 3 to 7 These are 41-4 diagrams each showing a modified or substituted embodiment of a part of the apparatus shown in FIG. 1. C8...Input, C8'...Output, 10.12.14
.. 16 and 18...delay means, respectively, 20.22
... multiplexer (means for coupling one input of the delay means to another input), 30.34.40 ... subtractor,
32.36.42... Comparator, 46... AND gate, 48... Control device, 100... Detection means (displacement detector), A, B, C, D, E, F... - Each position in the sample loop or signal path of signal C8. Special Wf Applicant: RCSNY Corporation Agent: Tetsu Shimizu and 2 others
Claims (1)
て出力信号を生成する出力と、これら入力と出力の間に
縦続結合されていて上記入力信号を順次遅延させる複数
個の遅延手段と、上記複数個の遅延手段に結合され上記
順次遅延された入力信号に応じて上記入力信号の大きさ
の変移を検出する検知手段と、上記複数個の遅延手段と
上記検知手段とに成金され上記大確さの変移の検出に応
じて上記遅延手段のうちの1つの入力を上記遅延手段の
うちの他の1つの入力に選択的に結合する手段とを具備
して成る信号処理回路。(1) an input that receives an input signal, an output that generates an output signal in response to the input signal, and a plurality of delay means that are cascade-coupled between these inputs and the output and sequentially delay the input signal; a detection means coupled to the plurality of delay means for detecting a change in the magnitude of the input signal according to the sequentially delayed input signals; and means for selectively coupling one input of said delay means to another input of said delay means in response to detecting a transition in accuracy.
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