JPS6042844A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6042844A JPS6042844A JP58150762A JP15076283A JPS6042844A JP S6042844 A JPS6042844 A JP S6042844A JP 58150762 A JP58150762 A JP 58150762A JP 15076283 A JP15076283 A JP 15076283A JP S6042844 A JPS6042844 A JP S6042844A
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- JP
- Japan
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- silicon
- conductivity type
- island
- type
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は誘電体分離構造の半導体集積回路に関し、特に
高耐圧回路素子と、低耐圧回路素子を同時に集積化して
いる半導体集積回路に関するものである。
高耐圧回路素子と、低耐圧回路素子を同時に集積化して
いる半導体集積回路に関するものである。
（２）従来技術の説明
従来、この猿の半導体集積回路は第１図に示すように各
シリコン島８，１２はＪべて等しい深さＶｃ設劃側れて
おり、かつ回路素子１個に対し１１固のシリコン島を必
要とした。したがって低耐圧回路素子については該素子
を収容するためのシリコン島として必要板上に大きい容
ｔＲＹ占有するために、尚耐圧回路素子と低耐圧回路素
子を同時に集積化する相合には、チップ面積が大きくな
るという欠点があった。
シリコン島８，１２はＪべて等しい深さＶｃ設劃側れて
おり、かつ回路素子１個に対し１１固のシリコン島を必
要とした。したがって低耐圧回路素子については該素子
を収容するためのシリコン島として必要板上に大きい容
ｔＲＹ占有するために、尚耐圧回路素子と低耐圧回路素
子を同時に集積化する相合には、チップ面積が大きくな
るという欠点があった。
（３） 発明の目的
本発明は、１個の誘電体分離シリコン島に複数個の低耐
圧回路素子を構成し、低耐圧回路素子間はＰＮ接合分離
を用いて分離することにより、上記欠点を解決し、集積
密度の高い、半導体集積回路を母供するものである。
圧回路素子を構成し、低耐圧回路素子間はＰＮ接合分離
を用いて分離することにより、上記欠点を解決し、集積
密度の高い、半導体集積回路を母供するものである。
（４）発明の構成
本発明は、支持基板中に複数個のシリコン島領域が誘電
体膜を介して、−主表面が露出するように設けられ、該
複数個のシリコン島領域のうち、高耐圧素子が設けられ
るシリコン島領域は単一の導１ｉＩＣｆｉ＆であり、低
耐圧素子が設けられるシリコン島領域は上記主表面側か
ら順に、第１の導電型のシリコン層と第２の導電型のシ
リコン層と、第１の導電型のシリコン層の３層のシリコ
ン層が設けられ、上記主表面側の、第１の導電型のシリ
コン層内に上記主表面側から、第２の導電型の不純物を
選択的に拡散することによって、上配主表面側の第１の
導電型シリコン層が複数個のシリコン領域に分離され、
該第１の導電型のシリコン領域内と、高耐圧素子が設け
られるシリコン島領域の上ＩＩｃ！ｉ表面側に表面的に
不純物を拡散し、所望の回路素子を構成し、主表面を覆
う表面酸化膜に設けられた開孔を介して各素子間ｉ相互
に金属配、線によって接続されることを％敵とする半導
体集積回路である。
体膜を介して、−主表面が露出するように設けられ、該
複数個のシリコン島領域のうち、高耐圧素子が設けられ
るシリコン島領域は単一の導１ｉＩＣｆｉ＆であり、低
耐圧素子が設けられるシリコン島領域は上記主表面側か
ら順に、第１の導電型のシリコン層と第２の導電型のシ
リコン層と、第１の導電型のシリコン層の３層のシリコ
ン層が設けられ、上記主表面側の、第１の導電型のシリ
コン層内に上記主表面側から、第２の導電型の不純物を
選択的に拡散することによって、上配主表面側の第１の
導電型シリコン層が複数個のシリコン領域に分離され、
該第１の導電型のシリコン領域内と、高耐圧素子が設け
られるシリコン島領域の上ＩＩｃ！ｉ表面側に表面的に
不純物を拡散し、所望の回路素子を構成し、主表面を覆
う表面酸化膜に設けられた開孔を介して各素子間ｉ相互
に金属配、線によって接続されることを％敵とする半導
体集積回路である。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
第２図に本発明の実施例の断面図を示す。
本実施例は、支持体４３中に分離酸化膜３９゜４０を介
して単結晶シリコン島３７．３８が設けられておシ、シ
リコン島３７は高耐圧回路素子用として用いられ、不純
物３３．３４等を拡散し、表面酸化膜３０の開孔から金
属配線２０ 、２１ 。
して単結晶シリコン島３７．３８が設けられておシ、シ
リコン島３７は高耐圧回路素子用として用いられ、不純
物３３．３４等を拡散し、表面酸化膜３０の開孔から金
属配線２０ 、２１ 。
。２２を取シ出すことＫよって高耐圧回路素子を構成し
ている。
ている。
一方、シリコン島３８は低耐圧回路素子用ととして用い
られ、島内ＫＰ！の層４１を持つＮＰＮの３１−宿造に
なっており、さらに表面酸化膜側から拡散したＰｆｆｉ
不純物４２が上記Ｐ型の層４１と接触している。このＰ
型領域４１゜４２によりて分離されたＮＷ４４．４５に
不純物を拡散し表面酸化膜の開孔から金属配線２２〜２
９を取シ出すことによって低耐圧回路素子を構成しＣい
る。また、Ｐ型拡散領域４２に接触する配線２６は、回
路中の最低電位の箇所に接続することＫより１、低耐圧
回路素子を相互に絶縁している。
られ、島内ＫＰ！の層４１を持つＮＰＮの３１−宿造に
なっており、さらに表面酸化膜側から拡散したＰｆｆｉ
不純物４２が上記Ｐ型の層４１と接触している。このＰ
型領域４１゜４２によりて分離されたＮＷ４４．４５に
不純物を拡散し表面酸化膜の開孔から金属配線２２〜２
９を取シ出すことによって低耐圧回路素子を構成しＣい
る。また、Ｐ型拡散領域４２に接触する配線２６は、回
路中の最低電位の箇所に接続することＫより１、低耐圧
回路素子を相互に絶縁している。
以上説明したように１高耐圧回路素子と低耐圧回路素子
が混在する半導体集積回路にお１／１ては１個の誘電体
分離島に複数個の低耐圧回路素子を構成することにより
、集積度を高くすることができる。
が混在する半導体集積回路にお１／１ては１個の誘電体
分離島に複数個の低耐圧回路素子を構成することにより
、集積度を高くすることができる。
次に、第２図に示した半導体集積回路の製作方法の一例
を第３図（ａ）〜（Ｃ） Ｋ示す。第３図（ａ） Ｋ示
すようＫＮＷの島をもつ誘電体分離基板を用意し、低耐
圧回路素子が形成される島５７０表面以外はすべて酸化
膜５１で横い、これをマスク表してアルカリ系エツチン
グ液Ｋｊり島５７の単結晶シリコンのエツチングを行な
う、この除、島内の単結晶シリコンを全部エツチングせ
ず一定の深さにおいてエツチングを停止ヒする。
を第３図（ａ）〜（Ｃ） Ｋ示す。第３図（ａ） Ｋ示
すようＫＮＷの島をもつ誘電体分離基板を用意し、低耐
圧回路素子が形成される島５７０表面以外はすべて酸化
膜５１で横い、これをマスク表してアルカリ系エツチン
グ液Ｋｊり島５７の単結晶シリコンのエツチングを行な
う、この除、島内の単結晶シリコンを全部エツチングせ
ず一定の深さにおいてエツチングを停止ヒする。
次に、酸化膜５１をマスクとして、Ｐ壓不純物を拡散し
、Ｐ型の層５３を形成する。次ＫＳ第３図（ｂ）に示す
ように、基板表面ＫＮ型のエピタキシャル層５９を形成
し、一点鎖線Ａ−Ａに示す位置まで基板を表面から研磨
する。次に第３図（Ｃ）に示すように基板表面から、不
純物７１〜７７を拡散Ｕ 高耐圧および低耐圧回路素子
！形成する。
、Ｐ型の層５３を形成する。次ＫＳ第３図（ｂ）に示す
ように、基板表面ＫＮ型のエピタキシャル層５９を形成
し、一点鎖線Ａ−Ａに示す位置まで基板を表面から研磨
する。次に第３図（Ｃ）に示すように基板表面から、不
純物７１〜７７を拡散Ｕ 高耐圧および低耐圧回路素子
！形成する。
次に、表面酸化膜７０に開孔を設け、との開孔を介して
不純物拡散領域７１〜７７とオーミック接触する金属配
線６０〜６９を形成する。
不純物拡散領域７１〜７７とオーミック接触する金属配
線６０〜６９を形成する。
（６）発明の効果
本発明は以上説明したように、′高耐圧回路素子と、低
耐圧回路素子の混在した半導体集積回路において、１個
の誘電体分離島に複数個の低耐圧回路素子を形成するこ
とにより、半導体乗積回路の犠偵慴反を上げることがで
きる。
耐圧回路素子の混在した半導体集積回路において、１個
の誘電体分離島に複数個の低耐圧回路素子を形成するこ
とにより、半導体乗積回路の犠偵慴反を上げることがで
きる。
第１図は従来技術の一実５゛庖例を示した断面図、第２
図は本発明の一実施例を示した断面図、第３図は（＝ｊ
〜（Ｃ１は各々第２図に示した実施列の製作工程を示し
た図である。 なお図において、１〜６，２０〜２９．６０〜６９・・
・・・・金属配線、８．１２．３７．３８．５６゜５７
・・・・・・単結晶シリコン島、１３，１４，３９゜４
０．５４．５５・・・・・・分離酸化膜、７ 、９ 、
１０゜１１．３．１〜３６．４１．４２，５３．７１〜
７７・・・・・・不純物拡散領域、１５，４３．５８・
・・・・・支持体、１６，３０，５１．７０・・・・・
パ表面酸化膜、５２・・・・・・エツチングにより単結
晶シリコンが除去された部分、５９・・・・・・エピタ
キシャル層、である。
図は本発明の一実施例を示した断面図、第３図は（＝ｊ
〜（Ｃ１は各々第２図に示した実施列の製作工程を示し
た図である。 なお図において、１〜６，２０〜２９．６０〜６９・・
・・・・金属配線、８．１２．３７．３８．５６゜５７
・・・・・・単結晶シリコン島、１３，１４，３９゜４
０．５４．５５・・・・・・分離酸化膜、７ 、９ 、
１０゜１１．３．１〜３６．４１．４２，５３．７１〜
７７・・・・・・不純物拡散領域、１５，４３．５８・
・・・・・支持体、１６，３０，５１．７０・・・・・
パ表面酸化膜、５２・・・・・・エツチングにより単結
晶シリコンが除去された部分、５９・・・・・・エピタ
キシャル層、である。
Claims (1)
- 支持基板中に肪電体膜を介して一生表面が総出するよう
に複数？＋ｎｌのシリコン島領域が設けられ、該軸数制
のシリコン島領域のうち尚向１圧素子が設けられるシリ
コン島領域は単一の導電型であシ、低耐圧素子が設けら
れるシリコン島領域は、前記主表面側から順に、第１の
導電型のシリコン層と第２の導′亀型のシリコン層と、
さらに第１の導電型のシリコン層とからなる３層のシリ
コン層を設け、前記主表面側の第１の導電型のシリコン
層内に前記主表面側から、第２の導電型の不純物を選択
的に拡散するととＫよって、前記主表面側の第１の導電
型シリコン層が複数個のシリコン層内に分離され、該第
１の導電型のシリコン領域内と前記高耐圧素子が設けら
れるシリコン島領域の前記主表面側に選択的に不純物を
拡散し、所望の回路素子を構成し、主表面を機う表面ば
化膜に設けられた開孔を介して各素子間が相互に金属配
線によって接続されることを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150762A JPS6042844A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150762A JPS6042844A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042844A true JPS6042844A (ja) | 1985-03-07 |
Family
ID=15503854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150762A Pending JPS6042844A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042844A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477941A (en) * | 1987-09-19 | 1989-03-23 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| EP0328331A2 (en) * | 1988-02-08 | 1989-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| EP0398468A2 (en) * | 1989-05-16 | 1990-11-22 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5332920A (en) * | 1988-02-08 | 1994-07-26 | Kabushiki Kaisha Toshiba | Dielectrically isolated high and low voltage substrate regions |
| US5589695A (en) * | 1993-11-29 | 1996-12-31 | Texas Instruments Incorporated | High-performance high-voltage device structures |
-
1983
- 1983-08-18 JP JP58150762A patent/JPS6042844A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477941A (en) * | 1987-09-19 | 1989-03-23 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| EP0328331A2 (en) * | 1988-02-08 | 1989-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JPH02168646A (ja) * | 1988-02-08 | 1990-06-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5097314A (en) * | 1988-02-08 | 1992-03-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate with isolated high and low breakdown voltage elements |
| US5332920A (en) * | 1988-02-08 | 1994-07-26 | Kabushiki Kaisha Toshiba | Dielectrically isolated high and low voltage substrate regions |
| EP0721211A2 (en) * | 1988-02-08 | 1996-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| EP0721211A3 (en) * | 1988-02-08 | 1996-12-27 | Toshiba Kk | Semiconductor device and manufacturing method |
| EP0398468A2 (en) * | 1989-05-16 | 1990-11-22 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5589695A (en) * | 1993-11-29 | 1996-12-31 | Texas Instruments Incorporated | High-performance high-voltage device structures |
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