JPS60253090A

JPS60253090A - 半導体装置

Info

Publication number: JPS60253090A
Application number: JP59108365A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-30
Filing date: 1984-05-30
Publication date: 1985-12-13
Also published as: GB2161664A; KR940003891B1; GB8513412D0; US4691304A; DE3519249C2; GB2161664B; KR850008763A; DE3519249A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体装置において電源投入時に生じる過大
な過渡電ｖ１．−流の抑制に好適な半導体装置に係わる
。

〔発明の背景〕

半導体装置においては、電源投入直後から通常の動作状
態に安定する一定期間の間は、半導体装置内部の状態が
通常動作状態とは異なるため、種稀の問題を生じること
が知られている。この電源投入時に生じる問題のうち、
最も重要な問題の一つは、過大な過渡電源電流の発生で
あり、場合によっては、半導体装置を駆動するための電
源装置ノ）るいは半導体装置自身の破壊を招くこともあ
りうる。この過渡電源電流の発生のおよその機構を第１
図を用いて説明１よう。

第１図はＭ　ＯＳタイナミソク形メモリ（以下ＤＲＡＭ
と略記する）の主費構成部の断面構造を模式的に示した
ものである。ここでは近年のＤ　ＲＡ　Ｍにおいて主流
となっている。基板電圧発生口′に１ヲチツプ内に内蔵
したものを例として示している。また、１ビツトの情報
を記憶するメモリセルはスイッチング素子としてのＰＶ
４ＯＳトランジスタおよび情報電荷蓄積用のキャパシタ
、各々１個からなる、いわゆる１トランジスタ形セルを
用いた例を示している。同図で３００が上記のテップ内
蔵形の基板電圧発生回路である。ここで３００は便宜上
チップのシリコン基板１とは遊離して、かつ回路構成図
として示しているが、実際には基板１の主として表面上
、もしくはその近傍に一体化して設けられていることは
言うまでもない。

３００内に示した回路構成は良く知らハているチャージ
バンプ方式により基板電圧ＶＢ１１を発生する場合の例
であり、Ｏ２０はチャージバンプ用ノ周期的信号を発生
する回路であり、通常は自助発振形のリングオフフレー
２回路で構成される。ＣｐＢはチャージバンプ用の容量
であり、反転層容重を利用して形成でれる場合が多い。

ＤＶ′ｉ整流用のダイオードであり、ＭＯＳトランジス
タのドレインとゲー１を接続してタイオードとして使用
する場合が多い。これらの回路構成や動作の詳細は、実
願昭５４−８２１５０、あるいは１９７６ＩＳＳｔ；Ｃ
Ｄｉｇｅｓｔ　Ｏｒ　’Ｉ’ｅｃｈｎｉｃａｌ　ｐａｐ
ｅｒｓ、　ｐＩ）、　１３８〜１３９、などに述べらｎ
ている。

Ｉ　Ｖｉ７ＩＪコン基板であり、回路の主構成素子がＮ
チャ浄ル形ＭＯ８）ランジスタの場合にはＰ形シリコン
基板、主構成素子がＰチャネル形ＭＯ８トランジスタの
場合にはＮ形シリコン基板が用いられるが、ここでは前
者の場合を例にして以下説明する。２は素子間分離用の
絶縁膜である。３ａ〜３ｅに比軟的高濃度のＮ（以下Ｎ
゛と称する）形不純物拡散層、４ａ〜４Ｃにケート電極
であり、ポリンリコン、Ａｔ、あるいＨＷ、へ１ｏなど
の高融点金属、あるいはＷＳ　ｉｚ　＋　Ｍｏ５ｉｚな
どのシリサイド材料などで形成される。４３〜４Ｃは場
合によつ−Ｃは別の工程、あるいは異なる材料で形成さ
τしることもある。４３〜４Ｃと基板１の間には、ケー
ト絶縁膜が存在するが、ここでに簡単のため省略しであ
る。

ここで４ａ、３ａ、３ｂはメモリセルのスイッチＭＯ８
を構成しており、４ｂは情報電荷蓄積用のキャパシタの
電極（以ｔプレート電極と称する）であり、キャパ／夕
げこの電極と、電極直下に形成さｎる反転層５の間に形
成される。なお、４ｂと５の間に存在し、誘電体とし−
Ｃ作用する絶縁膜は前にも述べたように同図では省略し
である。

４ｃ、３ｄ、３ｅもＭＯＳトランジスタを構成しており
、メモリセル以外の回路を構成するＭＯＳトランジスタ
を代表して示したものである。

同図で７．８は、メモリチップ内の概略の領域分けを示
すもので、７はメモリセルアレ一部、８はメモリセルア
レーの動作を制御する周辺回路部を示している。７，８
共に複数のメモリセル、および複数のへ１０１トランジ
スタからなる複数の回路でそｔぞれ構成されていること
はＬうまでもない。

さて、以上の如きメモリチップにおいて、電源投入時の
過大な過渡電流は次のような２つの＠構によって主とし
て発生する。

壕ず第１は、電源投入直後の基板電圧発生回路が充分作
動しない期間は、基板電圧ＶＢＢが正規の値より低く（
絶対値が小さい）なるため、３ｄ。

３ｅ、４ｃなどで構成さｆるｋｉＯｓトランジスタのし
きい電圧が負となり、そのため電源電圧ＶＣＣから接地
に向かって過渡電流が流れることによる。

すなわち、同図ＣＢ）に示すように、基板電圧発生回路
は電源電圧Ｖｃｃがある一定の電圧ＶＣ［Ｉに達するま
では作動せず、したがってＶＢｌｌはほとんどＯ■とな
り、ＭＯＳトランジスタのしきい電圧が場合によって負
となるため、過渡電流が流れることになる。上記の現象
についてＨ１１９８０Ｉ８ＳＣＣＤｉｇｅｓｔ　ｏｆ　
’Ｉ’ｅｃｈｎｉＣａｌ　Ｐａ１）ｅｒｓ、　Ｉ）Ｉ）
　。

２２８〜２２９に述べである。

過渡電源電流の他のもう一つの発生機構は電源電圧と基
板間の容量結合によって生じるものである。この現象は
、メモリの集積度の増大に伴ない、電源電圧と基板間の
寄生容量が増大するため、近年特に問題になって来てい
る。最も影肴の大きいのは、プレート電極４ｂと基板間
の寄生容量Ｃｐ　ｓによって生じる過渡電源電流である
。このとき電源電流Ｉｃｅのピーク値Ｉｐはで表わ尽れる。したがって、メモリの集積度の増大によ
り、ＣＰＢの値が極めて大きくなると、ｃＰｓを介して
〜’ｃｃと基板間に流ｎる変位電流が極めて大きくなる
。また、電源電圧の立ち上りが急峻なほどＩｐは大きく
なる。上記の電流が電源投入時の過渡電源電流として観
測場ｎると同時に、次のような現象を生じ、さらに過＃
電流を増大することになる。すなわち、基板電圧発生回
路内跋形においては、元々基板電圧発生回路の駆動能力
が低い上に、電源投入直後は基板電圧発生回路は正常に
作動していないため、基板１はほぼフローティング状態
にある。したがって、ＣＰ８′！ｉｌ−通して電流が流
れると同図（Ｂ）に破線で示すように、ＶＩｌが正方向
に上昇する。その結果上に述べたＭＯＳトランジスタの
しきい′電圧Ｃよさらに負の方向に変化すると同時にさ
らに重要な問題となる次のような現象を生じる。すなわ
ち、３ｃ、３ｅなどのＮ＋形拡散層とＰ形基版１闇は順
方向バイアスとなり、Ｑｌ　、Ｑ２で示すような寄生的
に生じるバイポーシ形トラン／スタが能動素子として働
き、ＩＱＩ、ＩＯ２の如き電流が流れ、上述しｆｃ変位
電流に加えてさらに過渡電流を増大することになる。

すなわち、容量Ｃｐｓによって生じる電流がベース電流
となるわけである。したがって、コレクターエミッタ間
に流れる電流はその値のｈ＋、（電流増幅率）倍となり
、Ｑｌ、Ｑｈなどのり、８に大きく依存する。この値は
Ｑｌ、Ｑ２がラテラル形トランジスタとなっているため
、通常のものに比べると小さいが、づらに高集積化が進
んでエミッタ、コレクタとして作用する拡散層間の間隔
が狭くなるにつれてｈｆ、も犬きくなり、重要な問題に
なって来る。

以上、電源投入時の過渡電源電流の発生機構をＮチャネ
ルＭＯ８）ランジスタを用いたＤ　Ｒ，Ａ　Ｍを例にし
て説明したが、１９８３　ｌ５ＳＣＣＤｉｇｅｓｔｏｆ
　ＴｅｃｈＨｉｃａｌ　ｐａｐｅｒ３．　ｐｐ、　５６
−　５７　、２８５−２８６．に見られるような、Ｐチ
ャネルλ１０Ｓトランジスタと、ＮチャイルＭＯＳトラ
ンジスタの両者を主構成素子として用いる、いわゆるＣ
ＭＯ８形のＩ）　ｌ’Ｌ　Ａ　Ｎの場合に、上記の過Ｂ
ＴＭ、流の問題はさらに重要になる。

なお、１！源の切断時においては、容量結合（でより、
第１図（Ｂ）のように基板電圧がより負方向に変動する
が、これは、ここで問題としている過渡電流に（グさほ
と影響を与えない。したがってり下の各図面では切断時
の波形は省略し、１だ説明も省略する。

第２図はＣＭ　ＯＳ形ＬＳＩの要部断面を示すものであ
る。１はＰ形のノリコン基板、９はＮ形不純物の拡散層
であるが通常はウェル（井戸）と呼ばれ、この領域にＰ
チャネルＭ　ＯＳ　）ランジスタが形成される。一方Ｎ
チャネルＭＯＳトラ／ジスタはＰ形シリコン基板１に直
接形成埒れる。なおノリコン基板をへ形としてウェルを
Ｐ形として、ＮチャネルＭＯＳトランジスタをウェル内
に、Ｐヂャ坏ルＭＯ８）ランンスタを基板に形成する場
合も勿論ありうる。３ｆ、３ｇはＭＯＳトランジスタの
・′−ス、ドレインなどとなる拡散層を代表して示した
もので、前者かへ“形拡散層、後者が１）゛彫拡散層で
ある。このような構造においてはＱ３　、　Ｑ４の如き
Ｎ　Ｐへ杉、ＰＮＰ形の寄生バイポーラ１ランジスタ、
およびＲ＋　、Ｒ２の如き寄生抵抗を生じる。こｆらは
同図（■３）の如き、いわゆるサイリスタ素子と等価な
結締になっている。

七のため、−たびサイリスタがオン状態（点弧状態）に
なるとＶＣＣと接地間に過大な電流が流れ、ついには素
子の破壊に到る場合もありうる。これが、いわゆるＣＭ
Ｏ８半導体装置におけるラッチアップ現象であり、１９
８２１　ＥＤＭ、　ＴｅＣ１ＴｅＣ１１ｎｉＣａｌＤｉ
、　Ｉ）ｌ’）、４５４−４７７などに詳述しである。

このようなサイリスタ素子をオンとするためには、Ｑ３
　もしくはＱ４のペースにある一定値以上の点弧電流を
流せば良い訳であるが、前に述べた電源投入時点で生じ
る過渡電流が正にこの点弧電流として作用し、重大な問
題になる。

以上述べた、過渡電源電流のうちへ４０８）ランジスタ
のしきい電圧が負になることにより生じるものは、素子
定数の設定によりある程度低減可能なことが前出の公知
例１９８０　ｌ５ＳＣＣＤｉｇｅｓｔｏｆ　ＴｅＣｂｎ
ｉＣａｌ　Ｐａｐｅｒｓ、　ｐｐ、　２２８−２２９　
。

に述べである。しかしながら、容量結合により生じる過
渡電流は、高集積化と共に増々大きくなるものであり、
今後重要な問題になる。この問題を解決するため、第１
図のプレート電極４ｂの電位をＶｃｃから接地電位に変
更する方法があるが、そのためには、４ｂが接地電位で
あっても、常にチャ坏ル５が形成さｎるように、４ｂの
直下に低濃度のＮ形不純層を設ける必要がある。その結
果新たな製造工程が必要となる上に、写真蝕刻工程にお
けるマスク合せ余裕が余分に必要となるため、実効的な
メモリセル面積が減小し、チップ面積を大きくする必要
を生じる。このため製造歩留りの低下や、価格の上昇と
いう本質的な問題を生じる。

し発明の１］的〕したかつて、本発明の目的（１上記の量弁投入時に生じ
る過渡電源電流を新たな製造工程なとの迂１ｌＪｉｌ　
Ｗ＝　Ｌに効大的に減少せしめ、高性能、関安定の一′
セー導体装りを実現可能な手段を１ブよ１供すゐことに
ある。

〔発明の概−安〕

不発明においては、電ω投入時に過渡電源電流を生じる
原因となる回路部をチップ円しＣ紋りた内部電源電圧発
生回路によって動作訟せる。こむによって、基板電圧発
生回路が動作を開始するとはほ同時、もしくはそれ以降
に上記回路部を動作させるようにし、過渡電源電流の発
生を効果的に抑制する。

〔発明の実施例〕

第３図は本発明の基本概念を説明するだめの実施例であ
る。

１は半導体基板である。２００は半導体装置の本体回路
部、３００は基板電圧ＶＢＩＩを発生して基板１に■Ｂ
Ｈを供給する基板重圧発生回路、４００は内部′電源電
圧ＶＩＮＴを発生して２００にＶＩＮＴを供給する内部
電源電圧発生回路を模式的に示したものであり、これら
の各部は、半導体基板、もしくはチップ内に内蔵されて
いる。１００は外部電源電圧Ｖ　ｃ　ｃである。ここで
本体回路部２００には、半導体装置の塊類に応じて、例
えば第１図に示した如きメモリ回路であったり、その他
のマイクロコンピュータなど種々の回路であったりする
。

本発明においては、本体回路部２００は従来同様に主と
して、外部からのＶｃｃを電源として動作するが、前述
した電源投入時に過渡電源電流発生の要因となる回路部
は、内部電源電圧ＶＩＮＴで動作させることにより、過
渡電流の抑制を図る。

同図（Ｂ）は、本発明におけるＶ　ｃ　ｃ　＊　Ｖ　ａ
　Ｂ　ＩＶＩＮＴの電源投入時における相互関係を示す
図である。同図のように、ＶＩＮＴはｖｃｃ、　ＶＨ２
に対し■ないし■の如く設定することにより、過渡電流
の抑制を図る。まず■においては、電源投入時における
ＶＩＮＴの立ち上りを遅くして、前に述べた容量結合に
よる電流を小さくすることにより、過渡電流の抑制を図
る。すなわち、式（１）に示した如く過渡電流か電源電
圧の立ち上り時間が大きいほど小６くなることを利用す
る択である。■においては、ＶＩＮＴの立ち上り開始時
ｉ￥ｉ］をＶｓｇの立ち下り開始時間とほぼ同時期とし
て、たとえ容量結合によって、変位電流による過渡電流
が流ｎたとし７ても、■ＢＢの立ち一十りと同時にする
ことによって基板電圧が正方向、止碓に１第１ノ１．第
２図などで説明したバイポーラ形トランジスタ、あるい
はサイリスタなどが充分オンにならない程度以下に基板
電圧の変動を抑制し、過渡電源電流を抑制する。■はＶ
ＩＮＴの立ち上り開始時間をづらに遅くして、■で述べ
た効果をづらに完全にしたものである。

以上述べたように、本発明においては電源投入時に過渡
電源電流発生の要因となる回路部の動作電圧の立ち上り
時間を遅く、もしくはその立ち上り開始時間を遅くする
ことによって過渡電源電流を図る。Ｃお、ＶＩＮＴの立
ち上り時間、並びに立ち上り開始時間の制御を同時に行
なう方式も勿論可能である。

以上のように、本発明によればＩＬ電源投入時過渡電源
電流を効果的に抑制可能である。

第４図は上記の如き特性を実現する内部１Ｌ源電圧発生
回路の一実施例である。同図」でＲＩＮＴは抵抗であり
、Ｃ４０１は本回路の出力４０１に寄生的に生じる容量
である。本実施例によればＶＩＮＴはＲＩＮＴとＣ４ｏ
Ｉ　によって定まる時疋数で立ち上り、同図（Ｂ）に示
すようにＶｃｃより遅い立ち上りのＶＩＮＴを実現でき
る。すなわち本実施例によって、第３図に示した■の特
性を実現できる訳である。

これにより、前に述べたように過渡を糎電流を効果的に
抑制できる。なお、本実施例においてはＣ４Ｇ＋　の寄
生容量を用いているが、値が小さい場合は別途容量を付
加することも勿論可能である。

第５図は内部電圧発生回路のさらに他の実施例であり、
ここでけＶＩＮＴの発生にチャージバンプ回路を用いて
いる。

同図でＣｐ、Ｃｐ’はチャージバンプ回路の単位となる
回路であり、Ｏ８Ｃ′はチャージバンプ用信号源であり
、例えば前にも述べたように自励発振形のリングオツ／
レータ回路などで構成する。

ＩＮＶは反転１８号を作るだめのインバータ回路である
。Ｃｐ　Ｉ、　Ｃｐ　ｒ　’はチャージバンブ用の容量
、Ｄ＋　＋　Ｉ）ｌ’、　Ｄ２　、　Ｉ）２’は整流用
のダイオードである。同図ＣＢ）は定常動作状態におけ
る動作の様子を示している。同図ｊのように、チップ内
の発振器Ｏ８Ｃ’からの糸幅〜ＣＣのパルスφｆ’＋ｓ
ｃが０■からＶｃｃに立ち上がると（Ｔ２　）、Ｉ）＋
　によって予めＶｃｃ　Ｖｏ　（Ｖ＊はタイオードの順
方向電圧）に光電場れていたノード４２１け２Ｖｃｃ−
ＶＤに昇圧される。これにともなって、ノード４２２，
４２１’はｌ）２によってＶｏたけ降下した電圧２（Ｖ
ｃｃ−Ｖｏ）となる。次にφ’ｏ　ｓ　ｃがＯＶになっ
て、ノード４２０′がＶｃｃに立ち上がると（Ｔ３）、
ノード４２１′は芒らに引圧されて３Ｖｃｃ　２Ｖｏと
なる。したがってノード４２２′、すなわちＶＩＮＴは
Ｄ２′によってＶｏ降下した′電圧３（ＶｃｃＶｏ）に
なる。このサイクルを多数回繰返すことにより、出力４
０１には直流の電圧３　（Ｖｃｃ−Ｖｏ　）が得られる
ようになる。

以上定常状態での動作について述べたか、電ω、投入時
には、同図（Ｃ）の如く動作する。

電源投入によってＶＣＣが立ち上がるが、Ｏ８Ｃ′は第
１図において説明し、たようにｉＥｌちシこは動作せず
、Ｖｃｃがある一定の電ＬＬＶ′、、ｌに達した時点で
動作を開始（７、発振振焉φｏｓｃが出力ａｆする。し
たがって、ＶＩＮＴは同１図のように電源投入から一定
時間経過後に立ち上がる。このとき、ＯＳ　（”　’の
動作開始電圧は、第１図のＯ２０の動作開始電圧とほぼ
等しくなる（もしくはほぼ等しく設計できる）ので、第
５図（ｅ）のようにＶ　ＩＮＴとＶｎｅはほぼ同時に立
ち上がるＮ’＋＋ａは立ち下がる）ことになる。すなわ
ち、本実施例によって、第３図に示した、■の如き特性
が実機できる訳である。

これにより、量弁投入時に生じる過渡ＹＩＬ　＠を電流
を効果的に抑制できる。また、本実施例によれば、ＶＩ
ＮＴの立ち上り速度ｔｈｌＮＴ　ばほぼ＋ｃ＋ｓｔ”　
巨Ｃｐ＋　“　ｃｐ？　）　ｆ　ｏｓｃ　ｌ　−’　・
　・・・・　・（２）のように表わづれる。ここでｆ　
’Ｏ５ＣはＯ８Ｃ′の発振周波数である。このように電
源％）ｉＥ源としての駆動能力を、Ｃｐｓ、　Ｃ’ｐｌ
、ｆｏｓｃによって制御できる。したがって、ＣＰＩ、
Ｃバ、ｒ’ｎＳｃを任意に選ぶことによってＩｂ＋Ｎｒ
　を匍制御することか可能であり、たとえば！　ｈ　Ｉ
ＮＴ　を太きくし２て、さらに過渡電源電流の抑制をシ
」ることができる。

また、不実局側にｊ・い−Ｃ１ｔユ、ＶＩＮＴの使は原
理的に３（〜“ｃｃ−＼Ｄ）となるが、チャ−７パンゾ
回路Ｃｐの接続数によって制御できる。すなわち、今Ｃ
Ｐ＋の接続数をｎとするとＶＩＮＴは、ＶＩＮＴ＝　（
ｎ＋１　）！Ｖｃｃ−Ｖｎ　）　□・（３）のように表
わさ才１１　ｎを変えることにより、ＶＩＮＴを制御で
きる。こｎらの詳細は、Ｏ８Ｃ’　。

ＩＮＶの回路も含めて、特願昭５７−２２００８３に述
べである。

さて、以上に述べた実施例においては、ＶｃｃがＶ　’
ｅ　ｒ　１　を越えた時点でＶＩＮＴが立ち」ニリを開
始するが、もしＶ　’ｅ　ｒ　＋が２ＶＤより大きい場
合は、チャージバンブ動作が開始する前に、第５図（Ａ
）のり、’、Ｄ、’がオンとなり、同図（Ｃ）に示す破
線のように、ＶＩＮＴが立ち上る場合があり得る。

このようになったとしても、ＶＩＮＴの立ち上り開始は
ＶＣＣより遅れ、またその立ち上り時間は前述した式（
２）により制御できるため、過渡電源電流を抑制可能で
あるが、さらに完全なものとするために、次のような実
施例がある。

第６図は上記を可能にする実施例であり、第５図の実施
例とは、ＣＰ、ＣＰ’のノード４２３゜４２３′が接地
（第５図ではＶｃｃ）ａれている点で異なる。したがっ
て、本実施例の通常動作時の動作波形は同図（Ｂ）の如
くなる。動作１東理は第５図（Ｂ）と同一　であるが、
Ｏｖを基準として動作するため、出力Ｖ＋ｓＴｉ’！２
　（Ｖｃｃ　Ｖｏ）　Ｖ。

となる。この値は、第５図の実施例より低いが、訟らに
置い電圧が必要な場合は、前にも述べたようにチャージ
バンプ回路の接続数を増やすことによって、電圧を高く
すれはよい。なお本実施例におけるＶＩＮＴＯ値は回路
数をｎとすると、入＋５ｒ＝ｎ　（ＶＣＣ−ＶＤ）−〜
’　ｎ　−−・＝　（４）となる。

以上述べ々一本実施例によれは、＼悄、９．（づＯＳ　
Ｃ’か動ｉ′ｉを事始しなｊハと【も力さえ［ず、第３
ト１（Ｂ）の■と１６ｉ檄には（１〜ａｌｌと同一時間
に立ち上り如める戸゛′土昏・人埃でき、〕Ｑ渡′市Ｍ
しの効果１１′ノな抑制か可Ｉｉ←である。

ｈ）、７図は、■＋ｘＴｉ芹隼［〔？ｊ路の他の実施例
であり、第６．狡と：Ｎ”ＩＪ　４）Ｑに接地、すなｔ
・（）０〜を基準にし７てＨｌｔＪ：作−さぞた−１〕
で、拝Ｉ５ンｊど：１怜のＬ４」、り市１ＪヨＩＪ１を
得ることの−ｊ１山な実施例である。回路構ｉＪｉは、
［ｂ」図から明らつ・なように、４２３にＩＮＸ／出力
を印加した点で第６図と異なる。本回路の通常動作にお
ける動作波形は同図（Ｂ）の如くなり、出力には第５図
と同様に、３（ＶｃｃＶｏ）の電圧が得られ、ＣＰの回
路数ｎと出力電圧ＶＩＮＴの関係は式（３）と全く同一
になる。

本実施例によれば、ＶＩＮＴは第６図と同様、ｏｓｃ’
が動作を開始しないと出力烙れず、またその出力電圧値
は第５図と同様に高い電圧値を得ることができる。必要
以上に電圧値が高い場合にはＣ′Ｐを除去して、チャー
ジバンプ回路の段数を減らせば低くできることは式（３
）から明らかなとおりである。本実施例により、電源投
入時の過渡電流の抑制をさらに効果的に行なうことが可
能になる。

以上述べた第４図〜第７図の各実施例を第３図の内部電
圧発生回路４００として使用することにより、電源投入
時に生じる過渡電流を大幅に抑制することが可能になる
。

第５図〜第６図の実施例において、チャージバンプ回路
の接続数によって、ＶＩＮＴの値を制御可能なことを前
に述べたが、さらに細かい制御を要する場合には、第８
図、第９図の如き実施例を用いればよい。こｎらの実施
例はダイオードＤで構成されたクランプ回路ＣＬｋ内部
電圧発生回路４００の出力端４０１に挿入したもので、
第８図は対Ｖｃｅ間、第９図対接地間にそｒＡ：ｎ挿入
している。このときのＶＩＮＴの値はダイメートの順方
向電圧をＶ［＋、接続個数ｆｍとすると、第８図の場合
は、Ｖ　ＩＮＴ　＝　Ｖ　ｃｃ　＋　ｍ　Ｖ　ｏ　−−−（
５）第９図の場合は、Ｖ　ｒ　ｓｔ　＝　ｍ　Ｖ　ｏ　−−・＝（６）と表わ
される。したかつて、ｍの数を変えることにより、ＶＩ
ＮＴの値を任意の値に設定することが町ｎヒとなる。

さて、以上述べた各実施例においては、チャージバンプ
回路などの構成素子としてダイオードを用い大側を示し
たが、第１０区に示す如くダイオードＤは、へ４０Ｓト
ランジスタＱ　Ｍ　％　もしくはバイポーラトランジス
タＱ、でその甘ま置き換えることができる。なお、その
場合、前に述べた説明図、式などで用いたダイオードの
順方向電圧Ｖ。

は、それぞれＭＯＳトランジスタの場合はそのしきい電
圧７丁、バイポーラトランジスタの場はそのベース−エ
ミッタ間電圧ＶＩＰで置き換えられるべきものであるこ
とは勿論である。

以上、述べた実施例において、電源投入時の内部電圧Ｖ
ＩＮＴと基板電圧Ｖ＋＋＋＋の立ち上り開始時間、ある
いは立ち上り時間は互に同期していることが、過渡電流
の低減に望捷しいことを述べた。上記各実施例において
もこの目的を達成できることは勿論であるが、より完全
を期ｊために次のようか実施例がある。すなわち、ＶＩ
ＮＴ並びにＶＢＢ発生に用いるチャージバンプ信号を共
用する方式である。

第１１図はその一実施例であり、リングオフレータなど
で構成場れるＯＳＣの発振出力をＶＢ８発生とＶＩＮ？
発生で共用している。同図でＩＮＶ’はインバータ回路
、Ｑｓ　、Ｑ、はＭＯＳトランジスタであり、こ扛らで
プソンユプル形のノくンファ回路を構成している。Ｃｐ
ｓ＋　Ｑ７＋　Ｑｇが基板電圧発生用のバンプ容量と整
流用ＭＯ８Ｉ−ランジスタであり、第１図に示した回路
のダイオードをＭＯＳトランジスタで置き換えた例であ
る。これは、第１０図で説明したとうりである。こｎら
の動作の詳細は、特願昭５７−２２００８３　に述べで
あるので省略する。本実施例においてはバッファ回路の
出力を第５図〜第７四のＶＩＮ？発生用のチャージバン
プ信号φ’ｏ　ｓ　ｃとして用いる。この結果、ＶＢＩ
ＩとＶＩＮＴはＯＳＣの発振開始寛Ｈ−などが、使用条
件、ＩＡ造条件などにより種々変化しても、１ｊぼ同時
、もしくは同期して立ち−にるようになり、Ｖ　ＩＮＴ
　、〜Ｂｆｉの相互関係をｎに一定に保つことが可能で
あり、電１諒投入時における過渡電流の握部。

をより効果的に行なうことが可能である。

第１２［Ａｌ１１さらに別の実施色を示すものである。

本実施例では、第１１図の実施例、に、Ｃ’ｐｍ＋　Ｑ
７′ＩＱ８’に’；ａらに追加して、〜、Ｂ発生回路の
供給ｈシカを増大し７たものである。〜ＩＮＴ発生（ロ
）路は前と１Ｙｉｌ様Ｑｓ　、Ｑａで構成さｔたバッフ
ァ回路出力で動作する。こｆによハば、四メ」（Ｂ）の
ように電源投入時のＶＢＢの立ち下り時間が小さくなり
、〜・“ＩＮＴが充分立ち上る前にＶ　ｌと所定の値に
設定することが可能になり、第１２図で述べた効果をさ
らに完全なものとすることができる。なお、ここではＶ
ＩＮＴとＶｌｌｌｌの供給能力を変えるために、別のチ
ャージバンブ回路を付加したが、式（２）で述べた関係
を用いて、例えばバンプ容量の太き嘔などを変えること
により供給能力を変えることもできる。さらには、カウ
ンタ回路により周波数をカウントダウンして、φｏｓｃ
として使用し、ＶＩＮＴとＶａｎの供給能力に差をつけ
ることもできる。

なお、本実施例においてＶｌｌｌｌの供給能力を増大す
るため、Ｃ’ＰＲ，Ｑ？’　ｌ　Ｑｓ’を追加したが、
これは主として電源投入時に機能するものであるから、
通常動作時はスイッチＳＷをオフにして、動作を停止さ
せ低消費電力化を図ることも可能である。

ＳＷは動作を停止させる機能金持たせれば良い訳である
から、その挿入位置は同一機能を持たせられる位置であ
ればどこでもよい。たとえば、Ｃ’ｐｍとＱ７’　＋　
Ｑ４’と接地間、Ｑ７／とＶＢ２間などのいずれの場所
でもよい。また、スイッチの構成手段はいかなるもので
も良く、たとえばＭＯＳトランジスタなどで構成するこ
ともできる。甘だそのオン。

オフの制御は例えば電源電圧ＶＣＣ％　もしくはＶＩＮ
Ｔなどがある一定値になったのを検知して、それ以降は
スイッチをオフにする方式などがある。また、Ｖ　■の
値によりＭＯＳトランジスタのしきい電圧が変化するこ
とを利用してオン、オフを制御することも考えられる。

これらの具体的構成法は、例えば１９７９　ｌ５ＳＣＣ
Ｉ）ｉｇｅｓｔ　ｏｆ　’Ｉ”ｅＣｌｌｎｉＣａｌＰａ
ｐｅｒｓ、ｐｐ、１４２　１４３．などに述べである。

なお、第１１図、第１２図において、各チャージバンプ
回路で共用するＯ２０の出力信号は、Ｑｓ　、　Ｑ６の
バッファ回路を介して取り出しているが、各実施例の基
本思想は、Ｏ２０を共用することにあり、信号の取り出
し位置はいずれでも良い。例えばＯ２０の出力から直接
信号を分岐して各チャージバンブ回路に供給してもよい
。その時必要に応じてバッファ回路を設けるようにして
もよい。

以上、ＶＩＮＴ並びにＶＩＩＢの発生法に関する実施例
を述べた。次にこれらを具体的ガ半導体装置に適用した
例について述べる。

第１３図は第１図に示したＭＯＳダイナミック形メセメ
モリいて、電源投入時の過渡電流発生に特に影響を与え
り情報電荷蓄積用キヤ、＜ンタのプレート電極４ｂと基
板間に形成される寄生容量Ｃｐｓの効果を抑制するため
、プレート電極４ｂを内部電圧ＶＩＮＴで駆動した例で
ある。なお、このようにプレート電極に内部で発生した
電圧を印加する従来技術として、Ｉ　Ｅ　Ｅ　Ｅ　Ｊｏ
ｕｒｎａｌ　ｏｆＳｏｌｉｄ−ｓｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ、Ｖｏｔ、Ｓ　Ｃ−１５。

Ａ５　、　Ｏｃｔ、　１９８０　、　［）Ｉ）　８３９
−８４６．が知られているが、電源投入時の過渡電流の
点については側ら配慮されておらず、また、本発明にお
いて特に重要なＶＩＮＴとＶＩＩＢの関係については何
も言及嘔れていない。本実施例では、ＶＩＮ？発生回路
はφ′ｏｓｃを■□発生回路の発振信号と供用する、第
７図に示した方式を用いる。力お、その他の第４図〜第
６図に示した方式の回路、若しくはそれらとの組み合せ
方式の回路もそのまま適用できることは勿論である。

本実施例によれば、同図（Ｂ）に示すように、ＶＨＢと
Ｖ＋ｓｔｌ’ｌはぼ同時に立ち上るようになる。

その結果、前にも述べたようにＣｐｓによる変位電流が
たとえ流ｎたとしても、バイポーラトランジスタＱ＋　
、Ｑ２がオンになる程にＨ，Ｖａａは上昇せず、過渡電
流の大幅な抑制が可能になる。また、づらに式（２）で
示したようにＶＩＮＴの立ち上り時間も■ｃｃのそれに
比べ犬きくできるので、Ｃｐｓによる変位電流自体も大
幅に小さくできる。

第１４図は、本発明をＣＭＯ８形のＤＲＡＭに適用した
例であり、Ｖ＋＋＋ｔは第１３図と同様にプレート電極
４ｂに供玲している。

同図では第２図と同様、Ｎウェル形のＣＭＯＳを例示し
ており、９’　ｎＮウェル、３ｄ’、３ｅ’はＰゝ拡散
層であり、ケート電極４　ｃ　７　と共にＰチャネル形
ＭＯＳトランジスタを構成している。

本実施例においても、第１３図と同様に電源投入時にお
いて、ＶＨＢの正方向への変動量を少なくできるので、
Ｑ３’　＋　Ｑ４’などの寄生バイポーラトランジスタ
などにより生じるラッチアップ現象を生じる問題を解決
でき、過渡電流の抑制か可能となり、それによる素子破
壊の問題も解決できる。

なお、本実施例においてＮウェル形のＣＭＯＳを例にし
たが、Ｐウェル形の０ＭＯ８にも電位関係を逆にするだ
けでその一！ま適用できる。

第１５図は、第１４図の実施例において、メモリセルの
蓄積キャパシタとして、特開昭４９−５７７７９号にて
公知となっている溝形の容量を用いた例である。キャパ
シタＨ８ｉ基板内に掘り込んだ溝の側壁に形成される。

本実施例においても第１４図と同様の効果が得られると
同時に、さらに次のような利点を有する。Ｃ’ｐｓによ
る過渡電流を無くするためには、本発明の如き方法の他
に、多少製造工程の増加などの問題を伴なうか、４ｂ’
の電位を接地電位とする方法があることを前に述べた。

そのためには４ｂ′が接地電位であっても、常にチャネ
ル５′と形成するだめのＮ形不純物層を溝の側面に沿っ
て形成する必要がある。しかしながら、このような構造
において」：記を実現することは極めて困難である。本
発明によｎばこのように、プレート電極を接地電位にす
ることが極めて困難なメモリセルを用いた場合でも、効
果的に電源投入時の過渡電流を低減できる。

第１６図は本発明をさらに効果的にならしむるための他
の実施例であり、プレート電極に印加したＶＩＮＴが、
メモリの動作により変動するのを低減するに好適な実施
例を示している。

同図でり、Ｄ、Ｄ’　、Ｉ）’はデータ線、Ｗはワード
線であり、その交点にメモリセルＭＣが配置さハている
。Ｍ　Ｃとしては、例え（ゴ第１３１凶〜第１５図で示
した如きメモリセルが使用−３ｎるが、データ線に３ａ
、　ワード線に４３が接続６れる。。

グレート電極４Ｊ　あるいは４１）′に、２次元のマ）
　＋１クス状に配置された複数のメモリセル間で共通の
プレート電極としてメモリセルアレー全体に分布してお
り、ここではＰＬ、ＰＬ、ＰＬ’　。

Ｐ　Ｌ　’　として表わしている。ここではり、Ｄおよ
びＤ’　、Ｄ’がそハぞれ対となっており、ＭＣからＪ
）、Ｄ上１．１）’　、　Ｄ’上に現わ八る微小読み出
し信号を、各々中央に配置されたセンスアンプＳＡで差
動増幅する。このように本実施例では対となるデータ線
が左右に離れて配置されたいわゆる開放形データ線構成
（０ｐｅｎｌ）ａｌａｌｉｆｅＳｔｈｕｃｔｕｒｅ　）
を用いた場合を示している。この詳細はＩＥＥＰＲＯＣ
，、Ｖｏｔ、１３０　、　Ｉ）ｔ、　Ｉ。

屋３　ＪＬｌｎｅ１９３８．　ｐＩ）、１２７　１３５
．に詳しい。

さて、このようなメモリにおいては、データ線とプレー
ト間に寄生容量Ｃ９Ｐが存在し、多数のデータ線が一度
に動作するため、プレートを源がそれによって変動する
。特に本発明の如く内部で発生したＶＩＮＴでプレート
電極を駆動する場合は、ＶＩＮＴ発生回路の駆動能力が
小さいため、その変動が極めて大きくなる。この変動は
メモリの誤動作などの問題を生じる。

そのため、本実施例においては、ＶＩＮ丁発生回路４０
０とプレー　上電極の間にＳＷ′を挿入し、プレート電
極が変動する際には、ＳＷ′をオフとして４００の出力
に雑音を生じないようにしている。今、メモリセルアレ
ーのうち、選択されたメモリセルアレーのみが動作する
。すなわちＩ）、Ｄの属するメモリセルアレ一部内のＭ
　Ｃが選択される場合には、Ｄ’　、Ｄ’の拠するメモ
リセルアレーは休止状伸となる構成のメモリセル間し、
その動作を、同図（Ｂ）を用いて説明する。Ｄ　−１）
　’は予めＶｏｐにプリチャーシネｔており、時刻ｔｗ
においてワード線に信号が印加嘱れるとメモリセルから
ＤもしくはＩ〕上に微小信号が出力されるっこのとき、
Ｉ）’　、　Ｄ’は休止状咋になるのでその棟１一定値
な保つ。次いでＳＡが動作するとり。

Ｄ上の微小信号の増幅づれ外部に出力される。メモリ動
作終了時に再ひＶＤＰにプリチャージづれる。

このデータ線が動作するときプレート電極か変動するが
、本実施例においては−ｒデータ線変動する際にはオフ
とするため４０１にはその変動は伝わらず問題を生じる
ことにない。一方、プレート電極の電位変動が大きいと
また誤動作の原因となるか、本実施例においてに次のよ
うにしてこの問題を解決している。

まず、ＳＡ、もしくはＳＡ’でＭＣからの微小信号増幅
時にＰＬ、ＰＬもしくはＰＬ’　、ＰＬ’のそれぞれに
非同相雑音を生じないようにＰＬと「工あるいはＰＬ’
とＶ工′がそれぞれ常に同電位となるように、低抵抗の
配線４０３，４０３’によって接続している。このこと
は対と々るデータ線がそれぞれ異なるプレート電極と容
量結合す４０３′をやはり低抵抗の配線４０２で接続し
、非動作中のメモリセルアレ一群の有する寄生容量がフ
ィルタとして作用するようにし、プレート電極の変動量
の低減を図っている。

以上では、ＳＷ’ｆメモリ動作中（たとえば、ｔｗから
データ線がｖｏｐにプリチャージ６れる１で）はオフに
するとして説明したが、その制御法は他罠も考えられる
。例えば、データ線電位が大きく変化する時間、すなわ
ちセンスアンプが動作する期間、あるいはデータ線がメ
モリ動作の終了時にＶＤＰにプリチャージさｎる期間な
どにのみ、ＳＷ′をオフに手る方法もある。棟たさらに
、ｌ要に応じでＲ，３、Ｒ４などの抵抗を１１加して雑
音に対する時定数を調整するようにしてもよい。

第１７図は、本発明のさらに好適な実施例を示すもので
あり、第１６図とに、対となるデータ線がほぼ平示して
配置でれるいわ■る折りたたみ形データ線構成を用い、
かつデータ組のグリチャージ電圧を電源電圧ＶＣＣのほ
ぼ１／２としている点で異なる。

本実施例では対となるデータ線り、Ｄ、もしくはＤＩ　
、　ＤＩは同一のプレーＰＬ、ＰＬ’　と容量結合する
ので特に第１６図で問題となった非１百］相雑音を気に
することはない。また、本実施例においては、同図（Ｂ
）に示すように、データ線はほぼＶｃｃの１／２にプリ
チャージさハており、対となるデータ線が常に逆方向に
動作する構成になっているので、たとえデータ線とプレ
ート電極間に結合容量が存在したとしても、互いにキャ
ンセルするめ、プレート電極はほとんど変動しなくなる
利点を有する。したがって、このような構成においては
、場合によっては、４００の出力ｆ：ｓｗ’を介せず直
接プレート電極に接続してもＶ　ＩＮＴはほとんど変動
しなくなる。なお、本実施例において、データ線プリチ
ャージ電圧をＶｃｃ／２としたが、第１６図と同様にＶ
ｃｃとしても良いし、また他の任意の電圧にできること
は言うまでもない。

以上、各実施例において本発明の詳細な説明したが、本
発明の適用範囲はこれらに限定されず、種々の変形が可
能である。たとえば、内部電圧の適用個所はプレート電
極を例にして説明したが、他の１−所、たとえば基板と
の結合容量の大きいデータ線のプリチャージなどにも適
用できる。これによりさらに過渡電流低減の効果を上げ
ることができる。なお、内部で発生した電圧によってデ
ータ線をプリチャージする方法については特願昭５？−
／パフｉｏｉ　に述べである。また、内部電圧発生回路
の出力段に電流増幅回路を設け、その駆動能力を大きく
して動作の安定化を図ることもてきる。第５図〜第７図
、第１２図〜第１３図などにおいて、ＶＩＮＴがＶＣＣ
より電圧が高いように示しているが、これは特に重要な
意味を持つものでなく、ＶＩＮＴの値は第８図、第９図
などの回路により、必要に応じて稽々変更できる。また
、第８図、第９図のクランプ回路は、他の公知のゼナー
ダイオードなどを用いて構成することもできる。

また、第１３図〜第１５図などの実施例ではＭＯＳトラ
ンジスタを主構成素子とするメモリを例にして述べたが
、バイポーラ形トランジスタを主構成素子とするメモリ
においても適用できる。

第１８図は内部電圧ＶＩＮＴの変動防止に好適な他の実
施例である。本実施例では過渡電流が問題になる電源投
入時のみ内部電圧発生回路出力で必要回路部を駆動し、
それ以降の安定動作期には、外部電源電圧Ｖｈｘ丁で直
接駆動する。したがって、本実施例では通′帛動作にお
けるＶＩＮＴの変動は全く問題にならなくなる。

同図で５００は電源投入時はオフ、それ以降はオンとな
るスイッチ手段であり、ここでに半導体装置全体が０Ｍ
Ｏ８で構成される場合を懇定し、ＰチャネルＭＯ８）ラ
ンジスタＱｓｏｏ　で構成した例を示している。６００
Ｖｉ電源投入時とそれ以降の状態を認識検知する機能を
有する手段であり、ここではＶＩＮＹとＶ　ｔｘｔの電
圧差がある一定以下の値になったことを検知して上記機
能を実現する場合を例示しており、ＰチャネルＭＯＳト
ランジスタＱ６１１１　、　ＮチャネルトランジスタＱ
６ｏｔ　で構成したＣＭＯＳインバータ回路で構成した
例を示している。ここで、Ｑａｏ＋　のｇつをＱａｏ＋
　のそれより充分大きく設定して、ＶＥＸＴとＶＩＮＴ
の差がほぼＱ６０１　のしきい電圧ｖｔｐ以下になると
、出カバ０′″（低電ＬＬ）を出力するように設定しで
ある。

同図（Ｂ）に動作の概要が示しである。を源電圧１ｏＯ
が反人されると、４０１は既に述べたように遅れて立ち
上る。このときＱ　Ｍｏｌ　のｇ−ｉＱａ。。

に比し充分大きく取っであるので、６０１は（ｏＯとほ
ぼ同時に立ち上がる。したがってＱｓｏｏ　はオフ状態
となり、４０１の電圧は４００の出力に従って上昇する
。その後４０１が一定の時定数で上昇し、Ｉｏｏとの差
がＶＴＰ以下になると６０１は低電圧（〜ＯＶ）になり
、Ｑｓｏｏ　がオンとなる。その結果４０１Ｖ１１００
と同電位のＶＥｘＴとなる。この結果、通常動作中に４
０１の電位が変動する問題を完全に解決することが可能
になる。

本実施例において、検出手段６００ではＶ　ＩＮＴの電
圧によって状態を検知しているが、その他にＶＥＸＴ、
　Ｖｉａあるいはその他の個所の電圧を検知するように
してもよい。また、６００の構成回路も同図に限定さＦ
ず種々変更できる。たとえば、演算増幅回路、／ユミノ
トトリガ回路など、種々のものが使用できる。壕だ、こ
こでＨＶｚｘＴとＶＩＮＴの電圧差がある一定値以下に
なったことを検知するようにしているが、ＶＩＮＴ、　
Ｖｒｘｔ。

■■の給体電圧の高低により検知するようにしてよいし
、検出する電圧レベルは、目的に応じて穐穐変更してよ
い。孕らに、スイッチ手段５００はＰチャネルＭＯＳト
ラン、ンスタで構成した例を示したが、他のスイッチン
グ機能を有するものであればいかなる種類の素子であっ
ても構わない。また、定常状態においては、ＶＩＮＴを
Ｖ　ＦＸＴにする例を示したが、４００より比較的出力
インピーダンスの低い内部回路で発生される他の電圧に
４０１を接続するようにしてもよい。１だ、必要に応じ
て５００と直列に抵抗Ｒ１５００などを挿入してもよい
。

〔発明の効果〕

以上述べた本発明によれば、電源投入時に生じる過渡電
源電流を効果的に抑制することが可能である。

【図面の簡単な説明】

第１図、第２図は従来技術の問題を説明する図、第３図
〜第１７図は本発明の実施例である、第第３０　第９０第　３　口（Ａ）一一一−−昨ｒ句（））第　４　口（ハ）＋（Ｂン一→許ｎ第　５　ロー斉時閏 □時陶第　６　口４ね冗　７　図（ｃ）　、、、−□かりＴ央′ｓｃ′ 晃　１０　図晃　１１　図１１　１２　１ｚ　とメζ）） −−−一　時口第　１′７　図　（Ａン（Ｂ）百〇− □時間ｒ１″＆　図（Ａ） −一−一時間

Claims

【特許請求の範囲】 ■、外部電源電圧をチップ内で他の内部電圧に変換する
電圧変換手段を備え、チップ内の少なくとも一部の回路
が、該内部電圧を基準にして動作することを特徴とする
半導体装置において、該外部電源電圧投入時における該
内部電圧の立ち上り（あるいは立ち下り）開始時間、も
しくは立ち上り（あるいは立ち下り）時間は、該外部電
源電圧の立ち上り（あるいは立ち）ジ）開始時間、もし
くは立ち上り（あるいは立ち下り）時間より遅い、もし
くは大きいことを特徴とする半導体装置。２、外部電源電圧をチップ内で他の内部′電圧に変換す
る電圧変換手段をへえ、チップ内の少なくとも一部の回
路が、該内部電圧を基準にして動作することに％徴とす
る半導体装置において、該半導体装置は、チップ内部に
チップの半導体基板印加用の基板電圧発生手段を内蔵し
、核外部電源電圧投入時にお〜・Ｉゐ該内部２圧、およ
び該基板電圧の立ち一トシ（あるいは立ち上り）開発時
間、もしくは立ち下り（あるいは立ち上り）時間は、該
外部電源電圧の互ち］−リ（あるいに立ち下り）開始時
間、もしくは立ち上り（あるいは立ち１す）時間より遅
い、もしくは大きいことを特徴とする半導体装置。３、該外部電′ｔＡ電圧投入時にお弓ゐ誂向７＋’：　
ｔ　Ｅニーの立ち上り（あるいは立ち下り）［ｉ４１＋
！ｉｆ時間、もしくは立ち上り（あるいは立ち下り〕時
１’［ｊ］　ｉｕ、該基板電圧発生手段の立ち下り（あ
るいａ立ち上り）開始時唱］、もしくは立ち一トシ・（
あ心い（−仏ち上り）時間と、はぼ［６」じか、あ之）
いは遅い、もしくは大きいことを特徴とする特、￥＋蹟
求の範囲第２項記載の半導体装置。４、外部電源′電圧をチップ内で他の内部電圧に変換す
る′電圧変換手段を備え、ブノノ内の少なくとも一部の
回路が、該内部電圧を基準にして動作することを特徴と
する半導体装置において、該電圧変換手段は、少なくと
も１個以上のチャ−ジパンブ回路、およびチャージバン
プ用イ８号発生回路からなることを特徴とする特許請求
の範囲第１項記載の半導体装置。５、該基板電圧発生手段は、少なくとも１個以上チャー
ジパンダ回路、チャージバング用信号発生回路からなる
ことを特徴とする特許請求の範囲第２項記載の半導体装
置。６、該チャージバンプ用信号発生回路は、自励発振回路
からなることを特徴とする特許請求の範囲第４項あるい
は第５項記載の半導体装置。７、該自励発振回路は、該電圧変換手段、該基板電圧発
生手段の両手段で互いに共用することを特徴とする特許
請求の範囲第６項記載の半導体装置。８、該半導体装置は、情報記憶装置であって、情ｉｔ荷
記憶用のキャパシタおよびスイッチ用ＭＯ８形トランジ
スタからなるメモリセル群により構成され、該メモリセ
ル群の該キャパシタ群の電極の一端の第１電極群は該電
圧変換手段の出力の該内部電圧に接続されていることを
特徴とする特ｐ７＋請求の範囲第１項記載の半導体装置
。９、該第１電極群への該内部電圧の供帽は該半導体装置
の動作に連動して開閉が制御＝５１１．るスイッチング
手段を介して行なわれることを特徴とする特許請求の範
囲第８項記載の半導体装置。１０、該第１電極群は複数のグループに分割され、少な
くとも２個以上のグループで該スイッチ７７手段を共用
し、該情報記憶装置の活性状態においては、該２個以上
のグループのうち少なくとも１個以上のグループは非活
性状与り（てあ々ことを特徴とする特許請求の範囲第９
項記載のでｉ（導体装置。