JPS60241276A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS60241276A JPS60241276A JP59097772A JP9777284A JPS60241276A JP S60241276 A JPS60241276 A JP S60241276A JP 59097772 A JP59097772 A JP 59097772A JP 9777284 A JP9777284 A JP 9777284A JP S60241276 A JPS60241276 A JP S60241276A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- guard ring
- inp
- semiconductor layer
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000012535 impurity Substances 0.000 claims description 6
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- 238000009792 diffusion process Methods 0.000 abstract description 2
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Classifications
-
- H01L31/03042—
-
- H01L31/107—
Landscapes
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子に関する。
（従来技術とその問題点）
動作部を構成するｐｎ接合の周辺にガードリング部を有
する半導体素子においては、ガードリング部の降伏電圧
と動作部の降伏電圧との差を大きくすることが特性上、
信頼性上で重要である。この降伏電圧差を大きくするた
めに、たとえば安田らにより第４４回応用物理学会学術
講演会講演予稿１５６ページに「埋込み構造をもつＩ−
■族ＡＰＤの検討」と題して発表された講演においては
、第１図ｄに示した構造をしている。この構造は、以下
のようにして製作される。すなわちｎ＋−１ｎＰ基板１
上にｎ−１ｎＰバツフア一層２ 、 ｎ−−ＩｎＧａＡ
ｓ層３ 、 ｎ−−ＩｎＧａＡｓＰ層４．ｎ−ＩｎＰ層
５を連続成長させ（Ｚｉａ図）、その後ｎ−１ｎＰを選
択的に除去し凸部６を形成する（Ｊ、ｐｂ図）。その後
ｎ−−ＩｎＰ層７を成長させ（ａ１′、Ｐ ｃ図ン凸部
６を中心に位置合わせを行い、ガードリング部８とｐ＋
部９を形成した（Ｊ＋ｄ図）、この様な製造方法により
得られる素子はｐ＋部の空乏層のみｎ−ＩｎＰ層に拡が
り、ガードリング部の空乏層はｎ −１ｎＰ中に留める
ことができる。それによりガードリング部の降伏電圧を
下げることなく動作部の降伏゛亀圧のみ下げることが可
能となり、両者の降伏電圧差を大きくすることができる
。しかし、ｎ−ＩｎＰ１脅５上にｎ −ＩｎＰ層７ を
成長させるさいに熱劣化層が発生することや凸部６での
段差によりｎ−−ＩｎＰ層７には凸部６にそった転位が
発生することなどにより、素子のＩ−■特性が著しく劣
化する問題があった。
する半導体素子においては、ガードリング部の降伏電圧
と動作部の降伏電圧との差を大きくすることが特性上、
信頼性上で重要である。この降伏電圧差を大きくするた
めに、たとえば安田らにより第４４回応用物理学会学術
講演会講演予稿１５６ページに「埋込み構造をもつＩ−
■族ＡＰＤの検討」と題して発表された講演においては
、第１図ｄに示した構造をしている。この構造は、以下
のようにして製作される。すなわちｎ＋−１ｎＰ基板１
上にｎ−１ｎＰバツフア一層２ 、 ｎ−−ＩｎＧａＡ
ｓ層３ 、 ｎ−−ＩｎＧａＡｓＰ層４．ｎ−ＩｎＰ層
５を連続成長させ（Ｚｉａ図）、その後ｎ−１ｎＰを選
択的に除去し凸部６を形成する（Ｊ、ｐｂ図）。その後
ｎ−−ＩｎＰ層７を成長させ（ａ１′、Ｐ ｃ図ン凸部
６を中心に位置合わせを行い、ガードリング部８とｐ＋
部９を形成した（Ｊ＋ｄ図）、この様な製造方法により
得られる素子はｐ＋部の空乏層のみｎ−ＩｎＰ層に拡が
り、ガードリング部の空乏層はｎ −１ｎＰ中に留める
ことができる。それによりガードリング部の降伏電圧を
下げることなく動作部の降伏゛亀圧のみ下げることが可
能となり、両者の降伏電圧差を大きくすることができる
。しかし、ｎ−ＩｎＰ１脅５上にｎ −ＩｎＰ層７ を
成長させるさいに熱劣化層が発生することや凸部６での
段差によりｎ−−ＩｎＰ層７には凸部６にそった転位が
発生することなどにより、素子のＩ−■特性が著しく劣
化する問題があった。
（発明の目的）
本発明は、このような従来の欠点を除去せしめてガード
リング部降伏電圧と動作部の降伏電圧との差を大きくす
ることが可能でかつＩ−■特性の劣化のない半ｉＨ素子
を提供することにある。
リング部降伏電圧と動作部の降伏電圧との差を大きくす
ることが可能でかつＩ−■特性の劣化のない半ｉＨ素子
を提供することにある。
（本発明の構成）
本発明の素子は、第１導電型を示す第１の半導体層上に
第１の半導体層よりも不純物濃度の旨い第１導゛亀型の
第２の半導体層を備え、第２の半導体層中にｐｎ接合を
備え、該ｐｎ接合の外周にこのｐｎ接合の外縁部を内包
するようにして少なくとも第１の半導体層に達する深さ
のカードリング部を備え、さらに該ガードリング部の外
縁部を含む外周部が少なくとも第１の半導体層に達する
深さまでその表面が除去されている構成きなっている。
第１の半導体層よりも不純物濃度の旨い第１導゛亀型の
第２の半導体層を備え、第２の半導体層中にｐｎ接合を
備え、該ｐｎ接合の外周にこのｐｎ接合の外縁部を内包
するようにして少なくとも第１の半導体層に達する深さ
のカードリング部を備え、さらに該ガードリング部の外
縁部を含む外周部が少なくとも第１の半導体層に達する
深さまでその表面が除去されている構成きなっている。
（構成の詳細な説明）
本発明は、上述の構成をとることにより従来技術の問題
点を解決した。すなわち従来技術でＩ−■特性の劣化原
因である２回に分けた結晶成長及び凸部６への段差のあ
るウェーハに対する結晶成長を除去し、平坦なウェーハ
への１回の連続成長により製造可能とすることにより成
長時における熱劣化層の発生及び凸部による転位の発生
をなくし、Ｉ−Ｖ％性の劣化を防いだ６才だ、素子動作
部を高濃度層である第１の半導体中に形成し、ガードリ
ング部の外周部の高濃度層をとり除きガードリング部を
低濃度層のみとすることでガードリング部の降伏電圧と
動作部の降伏電圧の差を大きくしている。
点を解決した。すなわち従来技術でＩ−■特性の劣化原
因である２回に分けた結晶成長及び凸部６への段差のあ
るウェーハに対する結晶成長を除去し、平坦なウェーハ
への１回の連続成長により製造可能とすることにより成
長時における熱劣化層の発生及び凸部による転位の発生
をなくし、Ｉ−Ｖ％性の劣化を防いだ６才だ、素子動作
部を高濃度層である第１の半導体中に形成し、ガードリ
ング部の外周部の高濃度層をとり除きガードリング部を
低濃度層のみとすることでガードリング部の降伏電圧と
動作部の降伏電圧の差を大きくしている。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。第２図は本発明の実施例を示す断面向で、ｎ −
ＩｎＰ基板１０上にｎ−ＩｎＰ バッファ層１１、ｎ−
−Ｉ ｎＧａＡｓ ｍ （不純物１度５ Ｘ Ｉｎ！５
ｃｖａ ’厚さ４ ｔｔｍ） １２． ｎ−−Ｉｎ（）
ａＡｓＰ層（不純物濃度５ Ｘ ＩＱ”Ｃｍ−３，厚さ
０５μｍ）１３．ｎ−−ＩｎＰ層（不純物、７５１ｉ
５ Ｘ １０” ｃｍ−３，厚さ１．５μｆｆ１）１４
． ｎ−Ｉｎｋ’層（不純・物濃度Ｉ Ｘ １０”傭−
１，厚さ３μｍ）１５を連続成長した（ｔｅａ図）。そ
の後Ｂｅ＋のイオン注入法によりガードリング部１６を
ｎ−ＩｎＰ層１層中４中ｒ＋７− ＩｎＧａＡｓＰ １
１１３とｎ−−ＩｎＰ層１層面４の界面から約０．５μ
ｍの位置）に形成した。その後Ｚｎの熱拡散法ｌこより
ｐ＋部エフをｎ −Ｉ ｎ Ｐ層１５ 中（深さ２μｍ
）に形成した（ｉｙｔ−ｂ図）。その後ガードリング部
１６の外周部のみをｎ−−ＩｎＰ層１層面４するまで除
去した（４！ｆｃ図）。
する。第２図は本発明の実施例を示す断面向で、ｎ −
ＩｎＰ基板１０上にｎ−ＩｎＰ バッファ層１１、ｎ−
−Ｉ ｎＧａＡｓ ｍ （不純物１度５ Ｘ Ｉｎ！５
ｃｖａ ’厚さ４ ｔｔｍ） １２． ｎ−−Ｉｎ（）
ａＡｓＰ層（不純物濃度５ Ｘ ＩＱ”Ｃｍ−３，厚さ
０５μｍ）１３．ｎ−−ＩｎＰ層（不純物、７５１ｉ
５ Ｘ １０” ｃｍ−３，厚さ１．５μｆｆ１）１４
． ｎ−Ｉｎｋ’層（不純・物濃度Ｉ Ｘ １０”傭−
１，厚さ３μｍ）１５を連続成長した（ｔｅａ図）。そ
の後Ｂｅ＋のイオン注入法によりガードリング部１６を
ｎ−ＩｎＰ層１層中４中ｒ＋７− ＩｎＧａＡｓＰ １
１１３とｎ−−ＩｎＰ層１層面４の界面から約０．５μ
ｍの位置）に形成した。その後Ｚｎの熱拡散法ｌこより
ｐ＋部エフをｎ −Ｉ ｎ Ｐ層１５ 中（深さ２μｍ
）に形成した（ｉｙｔ−ｂ図）。その後ガードリング部
１６の外周部のみをｎ−−ＩｎＰ層１層面４するまで除
去した（４！ｆｃ図）。
（発明の効果）
本発明と従来方法による素子（前記文献及び第１１’Ａ
Ｋ示した製造方法ｌこよる）のＩ −Ｖ特性の比較を第
３図に示す、従来の素子のＩ −Ｖ特性１８は空乏層が
２回成長時に発生した熱劣化層に達する約１０Ｖ付近で
急激に増加する、また逆バイアス電圧をさらに印加する
と凸部埋込により発生した転位により暗電流が増加する
ことから降伏電圧の０．９倍の逆バイアス電圧印加時で
のＨＩＥ流は約ＩＸ］０’Ａであった。しかし１本発明
による素子の１−４特性１９は前記熱劣化及び転位を発
生しないために降伏電圧の０．９倍の逆バイアス電圧印
加時での暗電流は約２ Ｘ １Ｏ−８Ａと大幅な低減が
なされた。
Ｋ示した製造方法ｌこよる）のＩ −Ｖ特性の比較を第
３図に示す、従来の素子のＩ −Ｖ特性１８は空乏層が
２回成長時に発生した熱劣化層に達する約１０Ｖ付近で
急激に増加する、また逆バイアス電圧をさらに印加する
と凸部埋込により発生した転位により暗電流が増加する
ことから降伏電圧の０．９倍の逆バイアス電圧印加時で
のＨＩＥ流は約ＩＸ］０’Ａであった。しかし１本発明
による素子の１−４特性１９は前記熱劣化及び転位を発
生しないために降伏電圧の０．９倍の逆バイアス電圧印
加時での暗電流は約２ Ｘ １Ｏ−８Ａと大幅な低減が
なされた。
以上詳細に述べた通り１本発明によれば熱劣化・転位等
の結晶欠陥を無くすことができ、そのため大幅なＪ −
Ｖ％性の改善をはかることができる。
の結晶欠陥を無くすことができ、そのため大幅なＪ −
Ｖ％性の改善をはかることができる。
尚１本発明ではＡＰＤ （アバランシェ・フォト・ダイ
オード）を例に用いたが、ガードリングをゼする他の半
導体素子にも適用可能であり、また実施例として第１の
半導体層にｎ −ＩｎＰ７〜を第２の半導体層としてｎ
−ＩｎＰ層を用いたが半導体材料・導電型ｌごはよらず
有効であることは言うまでもない。
オード）を例に用いたが、ガードリングをゼする他の半
導体素子にも適用可能であり、また実施例として第１の
半導体層にｎ −ＩｎＰ７〜を第２の半導体層としてｎ
−ＩｎＰ層を用いたが半導体材料・導電型ｌごはよらず
有効であることは言うまでもない。
第１図は従来の半導体素子の製造工程を示す図、第２図
は本発明を通用した半導体素子の製造工程を示す図、第
３悶は従来の素子と本発明による素子のＩ −Ｖ特性を
ぞれぞれ示す図である。 図において、 １ 、ｌｏ−ｎ＋−ＩｎＰ基板、２ 、］ｌ・・ｎ−Ｉ
ｎＰバッファ一層、３ 、１２・・ｎ−−１ｎＧａＡｓ
層、 ４ 、１３・・・ｎ −Ｉｎ（ＪａＡｓＰ層、５
、１５・−ｎ−ＩｎＰＩｖＩ−７、１４・・・ｎ −
Ｉｎ２層、 ６・・・凸部、８．１６・・・ガードリン
グ部、９．１７・・・ｐ十部、 １８・・・従来の素子
のＩ−Ｖ特性、１９・・・本発明による素子のＩ−Ｖ特
性をそれぞれ示す。 代理人弁理士 内照 晋 第 １ 図 差バイアス電圧 （Ｖ）
は本発明を通用した半導体素子の製造工程を示す図、第
３悶は従来の素子と本発明による素子のＩ −Ｖ特性を
ぞれぞれ示す図である。 図において、 １ 、ｌｏ−ｎ＋−ＩｎＰ基板、２ 、］ｌ・・ｎ−Ｉ
ｎＰバッファ一層、３ 、１２・・ｎ−−１ｎＧａＡｓ
層、 ４ 、１３・・・ｎ −Ｉｎ（ＪａＡｓＰ層、５
、１５・−ｎ−ＩｎＰＩｖＩ−７、１４・・・ｎ −
Ｉｎ２層、 ６・・・凸部、８．１６・・・ガードリン
グ部、９．１７・・・ｐ十部、 １８・・・従来の素子
のＩ−Ｖ特性、１９・・・本発明による素子のＩ−Ｖ特
性をそれぞれ示す。 代理人弁理士 内照 晋 第 １ 図 差バイアス電圧 （Ｖ）
Claims (1)
- 第１導電型を示す第１の半導体層上に、この第１の半導
体層よりも不純物濃度の高い第１導電徴の第２の半導体
層を備え、第２の半導体層中にｐｎ接合を備え、該ｐｎ
接合の外周にこのｐｎ接合の外縁部を内包するようにし
て少なくとも第１の半導体層に達する深さのガードリン
グ部を備え、さらに該ガードリング部の外縁を含む外周
部が少なくとも第１の半導体層に達する深さまでその表
面が除去されていることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097772A JPS60241276A (ja) | 1984-05-16 | 1984-05-16 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097772A JPS60241276A (ja) | 1984-05-16 | 1984-05-16 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241276A true JPS60241276A (ja) | 1985-11-30 |
Family
ID=14201136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097772A Pending JPS60241276A (ja) | 1984-05-16 | 1984-05-16 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034644A (ja) * | 2019-08-28 | 2021-03-01 | 住友電気工業株式会社 | 受光素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212076A (en) * | 1975-07-18 | 1977-01-29 | Kazuo Terada | Method of backing and reinforcing structure |
-
1984
- 1984-05-16 JP JP59097772A patent/JPS60241276A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212076A (en) * | 1975-07-18 | 1977-01-29 | Kazuo Terada | Method of backing and reinforcing structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034644A (ja) * | 2019-08-28 | 2021-03-01 | 住友電気工業株式会社 | 受光素子 |
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