JPS60226099A - チツプ消去制御回路 - Google Patents
チツプ消去制御回路Info
- Publication number
- JPS60226099A JPS60226099A JP59083345A JP8334584A JPS60226099A JP S60226099 A JPS60226099 A JP S60226099A JP 59083345 A JP59083345 A JP 59083345A JP 8334584 A JP8334584 A JP 8334584A JP S60226099 A JPS60226099 A JP S60226099A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- erasion
- case
- circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＥ ” ＰＲＯＭ （Ｅ１ｅｃｔｒｉｃａｌ１
７ ＥｒａｓｅｒｂｌｅＰＲＯＭ）のチップ消去制御回
路に関する〇〔発明の技術的背景とその問題点〕 Ｅ”ＦＲＯＭにおいてデータの消去を、バイト単位では
慶＜、全アドレスにわた）同時に消去することをチップ
消去と称している（従来のチップ消去の方法を下記に示
す。
７ ＥｒａｓｅｒｂｌｅＰＲＯＭ）のチップ消去制御回
路に関する〇〔発明の技術的背景とその問題点〕 Ｅ”ＦＲＯＭにおいてデータの消去を、バイト単位では
慶＜、全アドレスにわた）同時に消去することをチップ
消去と称している（従来のチップ消去の方法を下記に示
す。
第１表
この８１表においてＯＥはアウトプットイネーブル信号
、Ｃ丁はチップイネーブル信号、ＷＥはライトイネーブ
ル信号、ＣＣはチップクリア信号ｔＤＩＮはｌ−タイン
プツト信号のことである０即ち（イ）、に）の方法は、
メモリのコントロールピン（端子）に１５Ｖという高電
圧を印加する方法、（ハ）の方法は、通常使用しない論
理の組み合わせで行なう方法、←）の方法は、チップ消
去専用端子を設ける方法である。第１図に従来のチップ
消去制御法のうち（ハ）の論理回路を示す、この場合σ
ｍ＝？５￥’＝ＷＥ＝’０“でチップ消去は能動となる
〇 上記チップ消去の問題点は、ｅ→の方法では、チップ消
去が数ｔｎｓ〜数百ｍｓという高速で行なわれるため、
動作時のノイズ、電源投入時、遮断時のノイズまた社コ
ント四−ルビンドライバの初期設定により、間違ってＣ
Ｅ＝σＴ＝ＷＥ＝’０“の場合が生じてしまい、間違っ
て消去される可能性が高い０このことは、現在Ｅ”ＦＲ
ＯＭがユーザに壜かなか使用されない太き表要因となっ
ている。一方ｆ′ｔ） 、（ハ）の方法では、通常使用
されることの少ない電圧を使うため、前述のように間違
って消去される心配はない。
、Ｃ丁はチップイネーブル信号、ＷＥはライトイネーブ
ル信号、ＣＣはチップクリア信号ｔＤＩＮはｌ−タイン
プツト信号のことである０即ち（イ）、に）の方法は、
メモリのコントロールピン（端子）に１５Ｖという高電
圧を印加する方法、（ハ）の方法は、通常使用しない論
理の組み合わせで行なう方法、←）の方法は、チップ消
去専用端子を設ける方法である。第１図に従来のチップ
消去制御法のうち（ハ）の論理回路を示す、この場合σ
ｍ＝？５￥’＝ＷＥ＝’０“でチップ消去は能動となる
〇 上記チップ消去の問題点は、ｅ→の方法では、チップ消
去が数ｔｎｓ〜数百ｍｓという高速で行なわれるため、
動作時のノイズ、電源投入時、遮断時のノイズまた社コ
ント四−ルビンドライバの初期設定により、間違ってＣ
Ｅ＝σＴ＝ＷＥ＝’０“の場合が生じてしまい、間違っ
て消去される可能性が高い０このことは、現在Ｅ”ＦＲ
ＯＭがユーザに壜かなか使用されない太き表要因となっ
ている。一方ｆ′ｔ） 、（ハ）の方法では、通常使用
されることの少ない電圧を使うため、前述のように間違
って消去される心配はない。
しかし逆に、ボード実装状態で消去を行なおうとする場
合には、ボードに１５Ｖの電源が必要となる。ＣＰＵ、
メモリ、周辺デバイスの５ｖ単一電源化が進んでいる現
在、Ｅ’ＦＲＯＭのためだけに別電源を設けるのも〉つ
くうなことである。また（０）の方法においても誤って
消去する可能性は、（ハ）の方法より確率は減るがやは
り残り、かつピンが１水金分になるため高集積化には適
当でない。
合には、ボードに１５Ｖの電源が必要となる。ＣＰＵ、
メモリ、周辺デバイスの５ｖ単一電源化が進んでいる現
在、Ｅ’ＦＲＯＭのためだけに別電源を設けるのも〉つ
くうなことである。また（０）の方法においても誤って
消去する可能性は、（ハ）の方法より確率は減るがやは
り残り、かつピンが１水金分になるため高集積化には適
当でない。
本発明は上記実情に鑑みてなされたものであり、静消去
することが極少で、かつチップ消去のための別電源また
は制御ピンをもたなくてもよいチップ消去制御回破を提
供しようとするものであるＣ 〔発明の概要〕 本発明は、チップ消去のための別電源ま九は制御ピンを
もたずかつ誤消去することがないように、前記（ハ）の
方法の通常使用しない論理の組み合わせに、アドレスピ
ン複数本（例えに十数＊）の船み合わせを付加させた、
っ′＝１シ特定のアドレス（例えは偶数アドレス低レベ
ル：Ａ。
することが極少で、かつチップ消去のための別電源また
は制御ピンをもたなくてもよいチップ消去制御回破を提
供しようとするものであるＣ 〔発明の概要〕 本発明は、チップ消去のための別電源ま九は制御ピンを
もたずかつ誤消去することがないように、前記（ハ）の
方法の通常使用しない論理の組み合わせに、アドレスピ
ン複数本（例えに十数＊）の船み合わせを付加させた、
っ′＝１シ特定のアドレス（例えは偶数アドレス低レベ
ル：Ａ。
＃ ２１４１６．・・・＝ＯＶ、奇数アドレス高レベル
：Ａ１．ａ、５，７．・・・＝５Ｖ）に卦いて、メモリ
のコントロール入力の論理状態が成立（例えばＣＥ＝σ
Ｅ＝ＷＥ＝ＯＶ）した場合のみチップ消去が行なわれる
ようにしたものであるＯ 〔発明の実施例〕 以下図面を参照して本発明の一実施例を説明するＣ第２
図は同実施例の論理回路図であるが、ここで第１図の従
来例と重複する部分には同一符号を付して説明を省略す
る＠本実施例の特徴は、従来の方法に加え、全アドレス
入力ＡＯ〜Ａ９の論理積をアンド回路２でとっている０
ただしこの場合はｐ、ｏ＝１ｘ＝Ａ４＝Ａ６＝１８＝ゝ
ゝ０“、ＡＪ＝ＡＪ＝ｔ５＝Ａ７＝Ａ９＝１ 、ＣＥ＝
ＯＥ＝ＷＥ−０である。そしてアンド回路３でチップ消
去を実行する〇つ″１ｐ特定のアドレスを指定して、チ
ップ消去信号を送った場合のみチップ消去が実施される
ので、従来方法の場合に問題になった動作時のノイズ、
電源投入時、遮断時のノイズ等の偶然によりチップ消去
が誤って行なわれることが極めて少なくなる。仮にアド
レスピンが１０本あって、これらすべてをチップ消去の
制御に使うと、偶発的な誤消去はｌ／２１０＝ １／１
０２４に減少するものである。
：Ａ１．ａ、５，７．・・・＝５Ｖ）に卦いて、メモリ
のコントロール入力の論理状態が成立（例えばＣＥ＝σ
Ｅ＝ＷＥ＝ＯＶ）した場合のみチップ消去が行なわれる
ようにしたものであるＯ 〔発明の実施例〕 以下図面を参照して本発明の一実施例を説明するＣ第２
図は同実施例の論理回路図であるが、ここで第１図の従
来例と重複する部分には同一符号を付して説明を省略す
る＠本実施例の特徴は、従来の方法に加え、全アドレス
入力ＡＯ〜Ａ９の論理積をアンド回路２でとっている０
ただしこの場合はｐ、ｏ＝１ｘ＝Ａ４＝Ａ６＝１８＝ゝ
ゝ０“、ＡＪ＝ＡＪ＝ｔ５＝Ａ７＝Ａ９＝１ 、ＣＥ＝
ＯＥ＝ＷＥ−０である。そしてアンド回路３でチップ消
去を実行する〇つ″１ｐ特定のアドレスを指定して、チ
ップ消去信号を送った場合のみチップ消去が実施される
ので、従来方法の場合に問題になった動作時のノイズ、
電源投入時、遮断時のノイズ等の偶然によりチップ消去
が誤って行なわれることが極めて少なくなる。仮にアド
レスピンが１０本あって、これらすべてをチップ消去の
制御に使うと、偶発的な誤消去はｌ／２１０＝ １／１
０２４に減少するものである。
第３図にＥ”ＦＲＯＭを複数個使用する場合の回路例を
示す。図中１１．〜ＩｌｎはそれぞれＥ”ＦＲＯＭ で
、該Ｅ”ＰＲＯＭＪ １ 、〜１１ ｎにはそれぞれ第
２図の論理回路が組み込まれている０１２はデコーダ、
１口国はメモリリクエスト信号、１３はバッファ、ＷＲ
はライト信号、１４はアンド回路、ｆ’ｌ）はリード信
号、１５は信号ＣＰＥをＶ″０“が１１“に固定するた
めのラッチ回路である。そして通常のメモリ書き込み、
読み出しは信号Ｃ丁Ｉ＝１１“の状態で行なわれる、 一方、前記従来のｆ→のチップ消去法を用いる場合、信
号Ｃ丁Ｉを１０“にしてから、選択したＥ”ＦＲＯＭ
でデータＦＦＨの書き込み動作を行なう。すると１＝ざ
”ｉ＝ｗｇ＝１０〃、Ｄａｔａ＝ＦＦＨの状態になり、
チップ消去が実施されるが、本発明の場合はアドレス条
件が更に付加されるから、上記ＣＰＥ＝１０“にしてか
ら選択したＥ”ＦＲＯＭの指定アドレスＣＡｏ＝Ａ２＝
Ａ４＝Ａ６＝Ａ８＝’Ｏ“、Ａノ＝Ａ３＝Ａ６＝Ａ１＝
Ａ９ミ１１“ンにデータＦＦＨの書き込み動作を行なう
ことにより、第２図からチップ消去信号が出力されるも
のである、〔発明の効果〕 以上説明した如く本発明によれば、アドレス入力の組み
合わせを制御条件に付加するから、誤消去することが極
少で、またチップ消去のための別電源または制御ピンを
もたなくてもよいチップ消去制御回路が提供できるもの
であるＣ
示す。図中１１．〜ＩｌｎはそれぞれＥ”ＦＲＯＭ で
、該Ｅ”ＰＲＯＭＪ １ 、〜１１ ｎにはそれぞれ第
２図の論理回路が組み込まれている０１２はデコーダ、
１口国はメモリリクエスト信号、１３はバッファ、ＷＲ
はライト信号、１４はアンド回路、ｆ’ｌ）はリード信
号、１５は信号ＣＰＥをＶ″０“が１１“に固定するた
めのラッチ回路である。そして通常のメモリ書き込み、
読み出しは信号Ｃ丁Ｉ＝１１“の状態で行なわれる、 一方、前記従来のｆ→のチップ消去法を用いる場合、信
号Ｃ丁Ｉを１０“にしてから、選択したＥ”ＦＲＯＭ
でデータＦＦＨの書き込み動作を行なう。すると１＝ざ
”ｉ＝ｗｇ＝１０〃、Ｄａｔａ＝ＦＦＨの状態になり、
チップ消去が実施されるが、本発明の場合はアドレス条
件が更に付加されるから、上記ＣＰＥ＝１０“にしてか
ら選択したＥ”ＦＲＯＭの指定アドレスＣＡｏ＝Ａ２＝
Ａ４＝Ａ６＝Ａ８＝’Ｏ“、Ａノ＝Ａ３＝Ａ６＝Ａ１＝
Ａ９ミ１１“ンにデータＦＦＨの書き込み動作を行なう
ことにより、第２図からチップ消去信号が出力されるも
のである、〔発明の効果〕 以上説明した如く本発明によれば、アドレス入力の組み
合わせを制御条件に付加するから、誤消去することが極
少で、またチップ消去のための別電源または制御ピンを
もたなくてもよいチップ消去制御回路が提供できるもの
であるＣ
第１図は従来のチップ消去制御回路図、第２図は本発明
の一実施例を示す回路図、第３図は本発明の応用例を示
す回路図である０ １・・・アンド回路（第１の手段）、２・・・アンド回
路（第２の手段）、３・・・アンド回路（ル３の手段）
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
の一実施例を示す回路図、第３図は本発明の応用例を示
す回路図である０ １・・・アンド回路（第１の手段）、２・・・アンド回
路（第２の手段）、３・・・アンド回路（ル３の手段）
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- メモリのコントロール入力の論理状態を検出する＃！ｌ
の手段と、アドレス入力の組み合わせの論理状態を検出
する第２の手段と、前記第１及び第２の手段の検出が成
立したときにＥ”ＦＲＯＭのチップ消去信号を出力する
第３の手段とを具備したことを特徴とするチップ消去制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083345A JPS60226099A (ja) | 1984-04-25 | 1984-04-25 | チツプ消去制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083345A JPS60226099A (ja) | 1984-04-25 | 1984-04-25 | チツプ消去制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226099A true JPS60226099A (ja) | 1985-11-11 |
Family
ID=13799846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083345A Pending JPS60226099A (ja) | 1984-04-25 | 1984-04-25 | チツプ消去制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226099A (ja) |
-
1984
- 1984-04-25 JP JP59083345A patent/JPS60226099A/ja active Pending
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