JPH02187843A

JPH02187843A - データ保持型メモリ装置

Info

Publication number: JPH02187843A
Application number: JP1007934A
Authority: JP
Inventors: Norimasa Arakawa; 荒川　則正; Hiroshi Fukuoka; 浩福岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-17
Filing date: 1989-01-17
Publication date: 1990-07-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、データ保持型メモリ装置に関し、特に不揮発
性メモリＩＣや電源バックアップ型ＲＡＭ　（データ保
持モード付揮発性メモリ）等を用いたメモリ装置に関す
る。

（従来の技術）一般に、書き込み可能なメモリにおける書き込み動作は
第５図（ａ）、（ｂ）に示されるように行なわれる。同
図（ａ）はデータ書き込みのタイムチャート、同図（ｂ
）はデータ書き込みを示す回路ブロック図である。同図
（ａ）において、（Ａ）は書き込み信号ＷＥ、（Ｂ）は
アドレスバスでの信号のタイミング、同図（Ｃ）はデー
タバスでの信号のタイミングを示すものである。

第５図（ａ）、（ｂ）に示すように、アドレスバス１で
指定されたアドレスＡ　は、アドレスデコーグ２でデコ
ードされ、メモリ３にデータの書き込み位置を指定する
。一方、データバス４からはメモリ３に対して書き込み
データＤ　が与えられている。ここで、書き込み信号Ｗ
Ｅが与えられると、アドレスバス１で指定されたメモリ
３上のアドレスＡ　にデータバス４からのデータＤ　が
書き込まれる。ここで、アドレスバス１で指定されたア
ドレスＡ　にデータバス４からのデータＤ　が完全に書
き込まれるためには、十分な時間幅を有する書き込み信
号ＷＥが必要である。また、通常１つのアドレスに対す
る書き込み場所はメモリ上の１か所であり、アドレスと
データの記憶場所は１対１に対応している。

一般に、データ保持モード、つまり電力消費を最低限に
抑制しながらメモリ内のデータを保持できるモードを有
する例えば電源バックアップ型メモリシステムにおいて
は、第６図（ａ）に示すように、オペレーション中に電
源Ｖ　が落ちると、Ｃデータ保持モードに入り、メモリ内のデータを電源が落
ちる直前のデータに保持する。そして、電源Ｖ　が復帰
すると、オペレーション再開となり、Ｃメモリ内に保持されたデータに基づいてオペレーション
を再開する。

（発明が解決しようとする課題）ところが、電源■　の事故は何時でも発生し得ＣるｉｉＪ能性がある。例えば、第６図（ｂ）の（Ｂ）に
示すようにメモリへのデータ書き込み信号ＷＥがロード
レベル（Ｌレベル）の間、つまり同図（Ｃ）に示すよう
にデータバスからのデータＤ。

の書き込み中であって、書き込みが終わらないうちに、
同図（Ａ）に示すように電源Ｖ　がオフしＣてしまったり電圧が規定値以下に低下してしまった場合
には、メモリの内容は同図（Ｄ）に示すように、この瞬
間から不確定データになってしまう。

このようなときにも、メモリシステムは電ｒＡＶｏ。

の落ちる直前のデータを保持するデータ保持モードに入
ってしまう。これにより、メモリ内のデータは間違った
意味のないデータに保持されることになる。よって、オ
ペレーション再開後に再びデータのリードを行なうとし
ても、この不確定なデータを基にしてオペレーションを
行なうこととなる。これでは正常なオペレーションに復
帰できない。

本発明は、上記に鑑みてなっされたもので、その目的は
、メモリへのデータの書き込み中に電源遮断等が発生し
ても、信頼性の高いデータ保持を行なうことのできるメ
モリ装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段）本発明のメモリ装置は、共通アドレスを有し、主電源が
オペレーション不能電圧に低下した時にもデータ保持可
能な２つのメモリと、前記共通アドレスに１対１に対応する複数の記憶領域を
有するフラグ部と、書き込み時において、書込アドレスに対応する前記フラ
グ部の前記記憶領域の状態を参照し、前記２つのメモリ
のうちの前記参照結果に応じたメモリにデータを書き込
むと共に、書き込み終了後に前記参照した前記記憶領域
の状態を反転させる書込回路と、読み出し時において、読出アドレスに対応する前記フラ
グ部の前記記憶領域の状態を参照し、前記２つのメモリ
のうちの前記参照結果に応じたメモリからデータを読み
出す読出回路と、を備えるものとして構成される。

（作　用）データの書き込みに当っては、書込アドレスに対応する
フラグ部の記憶領域が参照される。その参照結果に基づ
いて、２つのメモリのうちの一方に書き込みが行なわれ
る。このとき、参照されたフラグ部の記憶領域の状態は
反転させられる。この後、例えば、同じアドレスに異な
るデータを書き込もうとすると、そのアドレスに対応す
るフラグ部の記憶領域は反転していることから、今度は
２つのメモリのうちの他方のメモリに書き込みが行なイ
〕れる。この書き込み中に電源が落ちたりすると、前記
他方のメモリのこのアドレスのデータは誤ったデータと
なる。しかし、書き込みが終了しないことから、フラグ
部の記憶領域の反転は行なわれない。よって、この後電
源の回復時等に、前記アドレスについてのデータを読み
出す場合には、その記憶領域の参照により、前記一方の
メモリから意味のあるデータが読み出される。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。

第１図（ａ）、（ｂ）は、本発明の一実施例の要部の動
作を説明する説明図である。同図（ａ）は、データバス
１１から２つのレジスタ１２Ａ。

１２Ｂを介して２つのバックアップ電源付メモリ（又は
不揮発性メモリ）１３Ａ、１３Ｂのいずれかにデータを
書き込むに当たりフラグ部１４の状態が“θ″である場
合を示している。同図（ｂ）は、データバス１１から２
つのレジスタ１２Ａ。

１２Ｂを介して２つの不揮発性メモリ１３Ａ。

１３Ｂのいずれかにデータを書き込むに当たりフラグ部
（領域）１４の状態が“１“である場合を示している。

つまり、このメモリシステムは２つの全く同じ容量のメ
モリ１３Ａ、１３Ｂを有しており、このベアになったメ
モリに対してもう１つフラグ領域１４を設定している。

そして、あるアドレスにデータを書き込もうとする場合
、このフラグ領域１４の状態に応じて２つのメモリ１３
Ａ、１３Ｂのいずれにデータを書き込むかを決定すると
同時に、書き込み後にこのフラグ領域１４の状態を反転
書き換えしている。

さて、ここでメモリ１３Ａ、１３Ｂのいずれかのアドレ
スＡ＋に１バイトのデータ（ｎ）を書き込む場合を考え
る。

この場合、先ず、フラグ領域１４のアドレスＡ、に相当
する部分からその状態を読み出す。この時の読み出し結
果によって、書き込みアクセス先としてのメモリが異な
ってくる。

即ち、第１図（ａ）は、フラグ領域１４の読み出しくス
テップＩ）の結果、フラグ部１４の状態が“Ｏ”である
と”Ｉ’ｌｌ定された（ステップ■）場合を示している
。この場合には、メモリー３ＡのアドレスＡ、にデータ
（ｎ）を書き込む（ステップ■）。次に、フラグ領域１
４のアドレスＡ１の内容を“０”から“１″に書き換え
る（ステップ■）。これにより、メモリー３Ａの内容た
゛けが、データ＜ｎ　−２）からデータ（ｎ）に変化す
る。

メモリ１３ＢのアドレスＡｔの内容は変化せず、データ
（ｎ−１）のままにある。

次に、再び、このアドレスＡｌに１バイトのデータ（ｎ
　＋　１）を書き込む必要が生じた場合には、第１図（
ｂ）に示すように、先ずフラグ領域１４のアドレスＡ１
に相当する部分からその状態を読み出す（ステップ１）
。フラグ領域１４の状態は、第１図（ａ）の（ステップ
■）によって′１ｍになっている。よって、ここでは、
フラグ部１４の状態は“１”であると判定される（ステ
ップ■）。

この場合は、メモリ１３ＢのアドレスＡｈにデータが書
き込まれる（ステップ■）。次に、フラグ領域１４のア
ドレスＡ１の状態が“１＃から０＃こ書き換えられる（
ステップ■）。これにより、メモリ１３Ｂの内容たけが
、データ（ｎ−１）からデータ（ｎ　＋　１　）となり
、メモリ１３Ａの内容はデータ（ｎ）のままにある。

第２図は以上の動作をタイミングチャートで示したもの
である。フラグリードの結果に応じてセルライトでメモ
リ１３Ａ又は１３Ｂへの書き込みを行なう。次に、フラ
グライトでフラグ領域の内容を反転書き換えする。フラ
グリードとセルライトとフラグライトとで１ライトサイ
クルを形成している。

上記を整理すると以下のようになる。

即ち、フラグ−“Ｏ゛ならば、メモリ１３Ａにデータを
書き込み、フラグ−“１“ならば、メモリ１３Ｂにデー
タを書き込む。また、メモリ１３Ａ、１３Ｂへのデータ
の書き込み終了時に、フラグ−“０″ならばこれを“１
“に書き換え、フラグ＝“１“ならばこれを“０″に書
き換える。

そして、データの読み出し時にはフラグ−“０″ならば
メモリ１３Ｂからデータを読み出し、フラグヘ“１″な
らばメモリ１３Ａからデータを読み出す。このようにす
ることによって、外部から見れば１個のメモリをアクセ
スするのと同様にデータの書き込み、読み出しができる
。

さて、上記の処理を繰り返し行ないながらメモリのアク
セスが実施されるわけであるが、あるとき事故によって
電源が落ちてデータ保持モードに入ってしまった場合を
考える。この場合、電源の落ちるタイミングが問題にな
ってくる。ケースとしては以下の４つが考えられる。

（ア）メモリ１３Ａへのデータ書き込み中。

（イ）メモリ１３Ｂへのデータ書き込み中。

（つ）フラグへの書き込み中。

（１）その他の場合（書き込み動作以外）。

この４つのケースについて、各々のデータの違いとその
処理を第１表に示す。

先ず、ケース（ア）のメモリ１３Ａへのデータ書き込み
中に電源が落ちると、メモリ１３Ａ側にデータが誤書き
込みされる可能性がある。しかし、メモリ１３Ｂ側のデ
ータは１つ前の状態として正常に残っている。この時、
フラグ領域の状態は“０″であるので、保持モード解除
後はメモリ１３Ｂ側よりリードして、書き込みはメモリ
１３Ａ側に行なえばよい。

一方、ケース（イ）のメモリ１３Ｂへのデータ書き込み
中は、メモリ１３Ｂ側にデータが誤書き込みされる可能
性がある。しかし、メモリ１３Ａ側のデータは１つ前の
状態として正常に残っている。この時、フラグ領域の状
態は“１”であるので、保持モード解除後はメモリ１３
Ａ側よりリードして、書き込みはメモリ１３Ｂ側に行な
えばよい。

また、ケース（つ）のフラグ書き込み中に電源が落ちた
場合は、フラグが誤書き込みされてしまい、“１”とな
るか０“となるかは分からない。

しかし、本来大切なデータはメモリ１３Ａ。

１３Ｂのいずれにも正常に残っている。よって、フラグ
がもし“０＃とじて残っているならば、最悪の場合を考
えて、ケース（ア）の処置を行い、逆に“１”として残
っているならば、ケース（イ）の処置を行なう。

そして、ケース（１）の場合は、完全に書き込み動作は
終了している状態であるので、データ（メモリ１３Ａ、
１３Ｂ）、フラグ共に正常であると考えて良い。しかし
、保持モード解除後ではこの状態と他のケース（ア）、
（イ）、（つ）の状態との区別が付かない。このため、
最悪のケースではケース（ア）、（イ）の状態である可
能性があるため、ケース（つ）と同様の処理を行なう。

以上の操作により、最小の回路構成で信頼性の高いデー
タを残しておくことが可能であり、従来のように誤書き
込みされてしまっているデータを使わずに済む。また、
この方法での大切な要素であるデータまたはフラグのい
ずれかが正常であるとの要件に対して、例えば電源の落
ち方が遅い等の理由によりデータとフラグ部の両方に誤
書き込みがなされてしまうとフラグの情報で選ばれたデ
ータが必ずしも正常とは言えなくなってしまう。

従って、このような恐れのあるシステムでは電源遮断時
等に書き込みを中止させるような処置を行なう回路を追
加すればよい。

第３図は本発明のより具体的実施を示すものである。ま
た、第４図は第３図の動作を説明するためのタイミング
チャートである。第４図（Ａ）はフラグ部１４からの状
態の読み出しを指示するＦＲＥＡＤ信号、（Ｂ）は各メ
モリ１３Ａ。

１３Ｂへのデータの書き込みを指示する書き込み信号Ｗ
Ｅ、（Ｃ）はフラグ部１４のデータの書き換えを指示す
るＦＣＨＮＧ信号、（Ｄ）はフラグ部１４の状態、（Ｅ
）はフラグ部１４の状態をラッチ出力して得られるＦＬ
Ｇ信号、（Ｆ）はメモリ１３Ａに与えられるＷＥＡまた
はメモリ１３Ｂに与えられるＷＥＢ信号、（Ｇ）は全て
の書き込み動作を禁止するＷＤＩＳ（５号の反転信号で
ある。

第４図に示すように、アドレスバス２１からのアドレス
指定データは一旦アドレスレジスタ２２にバッファされ
アドレスデコーダ２３を介してメモリ１３Ａ、１３Ｂお
よびフラグ部１４に与えられる。一方、データ入力バス
（データバス）１１からのデータは各レジスタ１２Ａ、
１２Ｂにバッファされ各メモリ１３Ａ、１３Ｂに与えら
れる。

そして、各メモリ１３Ａ、１３Ｂのデータ出力はデータ
バス２５Ａ、２５Ｂを介してデータ出力バス２６に導出
される。フラグ部１４の状態はＦＲＥＡＤ信号によって
ラッチされ、ＦＬＧ信号として出力される。このＦＬＧ
信号は反転されフラグ部１４へのデータ入力とされる。

そして、メモリ１３Ａへの書き込み信号ＷＥＡはＮＡＮ
Ｄ素子２７Ａにより、ＦＬＧ信号を反転した信号と、書
き込み信号ＷＥと、書き込み禁止信号の反転信号である
ＷＤＩＳ信号との論理積条件として作られる。また、メ
モリ１３Ｂへの書き込み信号ＷＥＢはＮＡＮＤ素子２７
Ｂにより、ＦＬＧ信号と、書き込み信号ＷＥと、書き込
み禁止信号の反転信号であるＷＤ　Ｉ　Ｓ信号との論理
積条件として作られる。そして、フラグ部１４への書き
込み信号ＦＷＥはＮＡＮＤ素子２８により、フラグ書き
換え信号であるＦＣＨＮＧ信号と、書き込み禁止信号の
反転信号ＷＤ　Ｉ　Ｓとの論理積条件として作られる。

なお、メモリ１３Ａ、１．３Ｂのデータ導出に用いられ
るデータバッファ２５Ａ、２５Ｂは、それぞれ、フラグ
部１４の状態を保持するラッチ３０からのＦＩＧ信号お
よびこの反転信号を受け、メモリ１３Ａ　　１３Ｂのい
ずれかのデータをデータ出力バス２６に送出する。

かかる構成において、１ライトサイクルにおいては、先
ず初めに、フラグリードを指示するＦＲＥＡＤ信号の“
１″により、別途入力したアドレスのフラグ部１４の状
態を読み出し、この信号が“０“になるタイミングでこ
れをラッチする。

この時、ラッチ３０からの出力ＦＬＧの結果によりＦＩ
Ｇ−“０”ならばメモリ１３Ｂに対応するデータバッフ
ァ２５Ｂが開き、ＦＬＧ−１′ならばメモリ１３Ａに対
応するデータバッファ２５Ａが開き、それぞれのデータ
がデータ出力バス２６に導出される。リードサイクルの
場合はこれて動作を終了する。

一方、ライトサイクルの場合は、ＦＬＧ情報により書き
込み信号ＷＥに同期して書き込み信号ＷＥＡまたはＷＥ
Ｂがロウアクティブとなる。従って、ＦＬＧ−“０″な
らばメモリ１３Ａに対してデータ入力バスからのデータ
が書き込まれ、ＦＬＧ−“１″ならばメモリ１３Ｂに対
してデータ入力バス１１からのデータが書き込まれる。

しかる後に、フラグ書き換えを指示するＦＣＨＮＧ信号
によりフラグ書き込み信号ＦＷＥがフラグ部１４に与え
られると、フラグ部１４にＦＬＧ信号の反転信号、つま
りそれまでの相補データが書き込まれる。

また、必要ならば、電源が落ちたときに書き込み禁止信
号ＷＤ　Ｉ　Ｓを発生させ、その信号により書き込み動
作を緊急に中止させることができる。

この場合、各書き込み信号ＷＥＡＳＷＥＢ。

ＦＷＥの全てが禁止され、各メモリ１３Ａ。

１３Ｂ１フラグ部１４へのデータの誤書き込みが防止さ
れる。

以上の動作を通じて、メモリ１３Ａ、１３Ｂへのデータ
書き込みとデータ読み出しが実施されるが、外部から見
れば１つのメモリをアクセスしているのと全く同じであ
り、電源遮断等により保持モードに入った後のオペレー
ション再開時のデータの信頼性を大幅に向上することが
できる。

〔発明の効果〕

本発明によれば、たとえ突発的に電源が遮断等しても、
２つのメモリを交互にアクセスするようにしたので、信
頼度の高いデータをいずれかのメモリに残しておくこと
ができ、メモリへのデータ書き込み時の電源遮断事故等
によるメモリのデータネ確定を救済して、信頼性の高い
メモリシステムを実現することができる。

５図は一般的なメモリによる書き込みの説明図、第６図
は一般的なデータ保持モードの入り方と解除の方法並び
にメモリへの書き込み中にデータ保持モードに入ってし
まった場合の状態説明図である。

１３Ａ、１３Ｂ・・・メモリ、１４・・・フラグ、２５
Ａ、２５Ｂ・・・データバッファ、２７Ａ、２７Ｂ、２
８・・・ＮＡＮＤ素子、３０・・・ラッチ。

Claims

【特許請求の範囲】共通アドレスを有し、主電源がオペレーション不能電圧
に低下した時にもデータ保持可能な２つのメモリと、前記共通アドレスに１対１に対応する複数の記憶領域を
有するフラグ部と、書き込み時において、書込アドレスに対応する前記フラ
グ部の前記記憶領域の状態を参照し、前記２つのメモリ
のうちの前記参照結果に応じたメモリにデータを書き込
むと共に、書き込み終了後に前記参照した前記記憶領域
の状態を反転させる書込回路と、読み出し時において、読出アドレスに対応する前記フラ
グ部の前記記憶領域の状態を参照し、前記２つのメモリ
のうちの前記参照結果に応じたメモリからデータを読み
出す読出回路と、を備えるデータ保持型メモリ装置。