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JPS60171771A - 絶縁ゲ−ト半導体装置 - Google Patents

絶縁ゲ−ト半導体装置

Info

Publication number
JPS60171771A
JPS60171771A JP2708684A JP2708684A JPS60171771A JP S60171771 A JPS60171771 A JP S60171771A JP 2708684 A JP2708684 A JP 2708684A JP 2708684 A JP2708684 A JP 2708684A JP S60171771 A JPS60171771 A JP S60171771A
Authority
JP
Japan
Prior art keywords
gate
insulated gate
semiconductor device
layer
resistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2708684A
Other languages
English (en)
Inventor
Kazutoshi Ashikawa
和俊 芦川
Tetsuo Iijima
哲郎 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2708684A priority Critical patent/JPS60171771A/ja
Publication of JPS60171771A publication Critical patent/JPS60171771A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はパワーＭＯ８ＰＨＴ（絶縁ゲート電界効果トラ
ンジスタ）における発振防止技術ｌこ関する。
〔背景技術〕
パワーＭＯ８ＦＥＴは複数個のチップを並列接続されて
使用されることが多く、その場合発振を起しやすいこと
がわかってきた。一般的には第１図に示すように数個乃
至数１０個のパワーＭＯ８ＦＢＴＱＩＱＩ・・・を並列
に接続して電源回路として使用する場合下記の理由で発
振し易くなる〇発振が起る条件は、回路を構成する配線
のＬ（インダクタンス）　、Ｍ０８ＦＷＴのＣ（容量成
′□夛）及びＲ（配線抵抗）＃こより構成される信号の
入力インピーダースが下式： ％式％ で表される。（ただしωは角周波数）ここでωＬ＝Ｘと
なると、几は負性抵抗として働き発振が超る。
そこで発振を防止するためには＃￥２図に示すように個
々のＭＯＳＦＥＴのゲートに直列抵抗Ｒ１几！・・・を
入れることにより共振周波数を変えればよいがこれまで
は、ＭＯ８ＦＥＴ素子の外付けとして取付けていた。
しかしこのような発振防止手段では、パワーＭＯ８ＦＥ
Ｔを並列回路に組む際にいちいち外付け抵抗を接続しな
くてはならず工数もかかり不便であり、適正な抵抗値の
抵抗を選ばなければならず、又、接続個所で故障を起し
易く、スペースも多くとることになるという問題点が発
生することが発明者によりあきらかとされた。
〔発明の目的〕
本発明は上記した問題を解決したものであって、その目
的は外付は抵抗なしに使用することができ、並列接続し
ても発振することのないパワーＭＯ８半導体装置を提供
することにある。
〔発明の概要〕
本願ｌこおいて開示される発明のうち代表的なものの概
要を簡単に説明すれば下記のとおりである。
すなわち、第２図に示すように複数のパワーＭＯ８ＦＥ
Ｔ素子Ｑ、、Ｑ、が−っの半導体基体（チップ）１上に
形成され皿子接続されたものにおいて、各素子のゲー１
．Ｇ、、Ｇ、、・・・、Ｇｎとチップの外部接続用端子
（ゲート用ポンディングパッド）ＳＢＰ吉の間に素子の
ゲートと同じ材料であるポリシリコンからなる発振防止
用の抵抗几８．凡！。
・・・、几。を設けたものであって、これにより、外付
は抵抗を使用することなく有効に発振防止ができ、その
ままパワー用ＭＯ８ＦＥＴとして１重用でき、前記目的
を達成できる。
〔実ｈｆＪｘ例〕
第３図は本発明の一実施例を示すものであって、一つの
半導体チップ上に複数の縦形ｎチャネルＭＯ８ＦＥＴを
形成したパワーＭＯ８半導体装置の平面図である。第４
図は第３図における人−Ａ′視拡大断面図である。
】はｎ型Ｓｉ半導体基板でその裏面（下面側）にｎ＋型
型数散層２介して基板に配設される複数のＭＯＳＦＥＴ
の共通のドレイン電極■が形成される。
３はチャネル部となるｐ型拡散層、４はソース（Ｓ）と
なるｎ＋＋拡散、５はゲート絶縁膜、６゜はゲート電極
となるポリシリコン層である。これらソース・ドレイン
及びゲート電極とで複数個の縦形ｎチャネルＭＯ８ＦＢ
Ｔのセルが第３図に示すように縦横に配列して形成され
、各ソースのコンタクト部７にオーミツクコンタクトす
る共通のアルミニウム１１Ｌ％Ｂがセルの上を覆って形
成され、その一部はポンディングパッドとなるソース端
子・ＳＢＰで接続される。一方、ポ１Ｊｓｉ層からなる
ゲート電極は厚いフィールド酸化膜８上でアルミニウム
ゲート配線Ｇに接続され、第３図に示すように複数のゲ
ート配線Ｇ、、Ｇ、、Ｇ、、Ｇ、がポンディングパッド
となる一つのゲート端子ＧＢＰに接イ売される。
−ｇ４図に示されるｐ型拡散層９は、高耐圧を得るため
に設けられている拡散層で、フィールドリミッティング
、リングと呼ばれる。つまり、ドレイン領域であるｎ−
型拡散層１に拡がる空乏層の端部での曲率を大きくして
、その端部での電界集中を緩和することにより、高耐圧
を得るものである。また、このｐ型拡散層９は、チップ
周縁にわたって設けられている。１０は、ソース１に極
と、ｐ型拡散層９とをオーミック接続をとるために設け
られた高濃度ｐ＋型型数散層ある。これにより、ソース
電極とｐ型拡散層は、同電位となりｎ−型層１に拡がる
空乏層をチップ周縁にまで拡がらセる。
このアルミニウム配線Ｇ、、Ｇ、・・・とゲート端子Ｇ
ＢＰ　との接続部ＧＸにおいて、第５図に部分拡大図で
示すようにポリシリコン層から成る抵抗几１．Ｒ１・・
・が介挿される。第６図は第５図のＢ−Ｂ’断面図であ
る。このポリＳｉ層抵抗Ｒ３゜■を宜・・・はゲートと
なるボＩＪ　Ｓ　ｉ　ｌ、ｊ　６と同時に形成されパタ
ーニングされたものである。
ここで注目すべきは、複数のＭＯＳＦＥＴが一つの基板
（チップ）上に並列接続され、各ゲート電極が同じ＋、
ｇ板上で抵抗を介して共通のゲート端子に接続される構
造を有することである。それにより、以下に述べるよう
な、優れた効果が得られる。すなわち、前記（１１式か
ら入力インピーダンスの負性抵抗外が減少し、共４辰周
波数を変化させ、外付抵抗を使用することなく並列回路
の発振を防止できるということである。さらに、ゲート
配線に介挿する抵抗はゲート材料であるポリシリコンを
使用することにより、プロセスを変更したり、工程数を
増やすことなく実現でき、また抵抗の値はポリシリコン
のパターンの幅及び畏さによって任意に設定できるとい
う効果をも有している。
この発明の借造では周波数特性は若干低下するが、実際
に使用する場合には抵抗を付けて使用しており、従来と
性能的には変化がなく問題とはならない。
［効果〕 以北実施例で述べた本発明によれば、下記の効果が得ら
れる。
（１）チップーヒの各ゲート電極と外部ゲート端子間に
抵抗を設けたことにより、負性抵抗が減少し、共振周波
数が変化することより発振を防止することが出来る。
＋２１　［１）より、数個のチップを並列接続して使用
しても、発振することがないため、外付抵抗を使用する
必要がなく、実装時の工数の低減が図れる。
（３）（２）より、大幅なコストの低減が図れる。
（４）チップ上の各ゲート１！極と外部ゲート端子間を
つなぐ抵抗を、ゲート材料であるポリシリコンで形成す
るため、プロセス変更や、工程数の増加がなく、ゲート
のマスクパターンを変えるだけで実現できる。
（５＋　１４１より抵抗の値を任意に形成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
〔利用分野〕
本発明はパワーＭＯ８Ｆ　Ｅ　Ｔ、特にＭＯＳ　Ｆ　Ｆ
！Ｔのセルが並列に接続して用いられる場合に適用でき
る。
本発明はモジュール化したパワーＭＯ８ＦＥＴに応用し
た場合特に有効である。
【図面の簡単な説明】
ｆｇ１図は複数個のＭＯＳＦＥＴを並列接続する場合の
従来の形態を示す回路図である。 第２図は一つの基板上に複数のＭＯＳＦＥＴを並列接続
した本発明の例を示す回路図である０第３図は本発明の
一実施例を示し、パワーＭＯ８ＦＥＴの平面図である。 第４図は＠３図における。 １・・・半導体基体（ドレイン）、２・・・ｎ＋型型溝
導体層３・・ｐ型拡散層、４・・・ｎ＋型型数散層ソー
ス）、５・・・ゲート絶Ｒ’ｉ螺、６・・・ポリシリコ
ンゲート、７・・・セル（コンタクト部）、８・・・酸
化膜。 代理人　弁理士　高　橋　明　夫（′’　ン＋−ｌ 第　１　図

Claims (1)

  1. 【特許請求の範囲】 １、一つの半導体基体の一主面に複数の絶縁ゲート電界
    効果トランジスタが形成され、同じ基体上で上記絶縁ゲ
    ーＸｉ界効果トランジスタの各絶縁ゲートと共通の外部
    接続用端子との間に発振防止用の抵抗が介挿されている
    ことを特徴とする絶縁ゲート半導体装置。 ２　上記の発振防止用の抵抗は上記絶縁ゲート電界効果
    トランジスタの絶縁ゲートの形成に使用される材料であ
    るポリシリコンからなっている特許請求の範囲＃Ｉ１項
    に記載の絶縁ゲート半導体装置。
JP2708684A 1984-02-17 1984-02-17 絶縁ゲ−ト半導体装置 Pending JPS60171771A (ja)

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