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JPS60117492A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS60117492A
JPS60117492A JP58223121A JP22312183A JPS60117492A JP S60117492 A JPS60117492 A JP S60117492A JP 58223121 A JP58223121 A JP 58223121A JP 22312183 A JP22312183 A JP 22312183A JP S60117492 A JPS60117492 A JP S60117492A
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JP
Japan
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address strobe
strobe signal
output
signal
inverted
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JP58223121A
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義博 竹前
Tomio Nakano
中野　富男
Masao Nakano
正夫 中野
Kimiaki Sato
公昭 佐藤
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to KR1019840007225A priority patent/KR900007225B1/ko
Priority to US06/674,313 priority patent/US4707811A/en
Priority to EP19840308237 priority patent/EP0143647B1/en
Priority to DE8484308237T priority patent/DE3485174D1/de
Publication of JPS60117492A publication Critical patent/JPS60117492A/ja
Publication of JPH0514358B2 publication Critical patent/JPH0514358B2/ja
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特にダイナミックラ
ンダムアクセスメモリ等においてニブルモードまたはペ
ージモードによる動作を行なう場合に出力データの時間
幅を広くとることができるようにした記憶装置に関する
。
技術の背景 ダイナミックランダムアクセスメモリにおいて、データ
を読み出す場合等にニブルモードあるいはベージモード
等の動作を行なうことにより複数ビットのデータを高速
度で読み出すことができる。
しかしながら、これらのニブルモードあるいはベージモ
ード等によってデータ読み出しを行なう場合には、各ビ
ットの読み出し信号の時間間隔が極めて短かくなシ、出
力データの時間幅がかなシ短かくなる。出力データの時
間幅が短かすぎると記憶装置に接続される回路が充分応
答することができず、データ読み出しを的確に行なうこ
とが不可能となる。したがって、ニブルモードあるいは
ページモード等によるデータ読み出しを行なう場合にも
各ビットの出力データの時間幅が可能な限シ長いことが
望ましい。
従来技術と問題点 第１図は、従来形の半導体記憶装置としてのダイナミッ
クランダムアクセスメモリの概略の構成を示す。同図の
記憶装置は、各々複数のメモリセルを含む例えば４つの
セルブロック１，２，３，４、各セルブロック１，２，
３．４にそれぞれ接続されたデータバッファ５−１．５
−２．５−３．５−４、および出力バッファ６等によっ
て構成される。なお、各データバッファ５−１．５−２
．・・・、５−４はそれぞれ例えばフリップフロップを
基本とする回路によって構成される。第１図の記憶装置
においては、図示しないローデコーダおよびコラムデコ
ーダによって選択された各セルブロック１，２，３．４
内のメモリセルから読み出されたデータがそれぞれ各デ
ータバッファ５−１．５−２．５−３．５−４に一時記
憶される。そして、例えばコラムアドレス信号の一部、
即ち第１図の記憶装置においては２ビツト、の情報に基
づき各データバッファ５−１．５−２．５−３．５−４
のうちの１個が選択されて１ビツトのデータが出力バッ
ファ６を介して出力データＤ。ｕｔとして取シ出される
。
（３） ところで、上述のような構成を有する記憶装置において
、各データバッファ５−１．５−２゜５−３．５−４を
縦続接続してシフトレジスタを構成し、各セルブロック
１，２，３．４から読み出されたデータを高速度で取シ
出すことが可能であシ、このような動作モードをニブル
モードと称している０ 即ち、第２図に示すように、ニブルモードの動作時は反
転ローアドレスストローブ信号ＲＡＳ　カ低レベルとな
ってそのときのアドレス信号をローアドレスとして取り
込み確定した後、反転コラムアドレスストローブ信号Ｃ
ＡＳがオンオフを繰シ返すことによシ各セルブロック１
，２，３．４からのデータが順次出力される。
したがって、ニブルモードの動作においては、１ピツト
ごとに行及び列両方のアドレス選択を行なう通常の読み
出し動作に比較して極めて高速度の読み出しを行なうこ
とができる。
ところが、前記従来形の記憶装置においては、ニブルモ
ード動作時におけるデータ出力Ｄ。ｕｔのり（４） セットを反転コラムアドレス信号ＣＡＳの立ち上がシ時
点で行なっていたため、各ビットの出力データのデータ
幅Ｔがかなシ短かくなシ、記憶装置に接続された回路が
核出力データＤ。ｕｔを取シ込むことがかなシ困難であ
シ、したがって実際上ニブルモードの機能が充分活用さ
れないという不都合があった。特に、最近のランダムア
クセスメモリにおいては、反転コラムアドレスストロー
ブ信号ＣＡＳのオンオフ切シ換えのサイクルタイムは４
０ないし５０ｎ８　と短かく、シたがってニブルモード
においては出力データＤ。ｕｔの有効な時間幅Ｔが１５
ないし２０　ｎｓ　と極めて狭くなっていた。
このような、不都合を除去し、出力データの有効時間幅
を広げる方法として、従来出力データのリセットを反転
コラムアドレスストローブ信号ＣＡＳの立ち下がり時点
で行なう記憶装置が知られている（例えば、米国インテ
ル社の２７１６型１６ＫＲＡＭ）。
このような記憶装置においては、出力データの時間幅を
かなシ拡大することが可能であるが、例えば第３図に示
すように複数のメモリチップ７．８゜９．１０を結合し
て大容量のメモリシステムを構成した場合には複数のメ
モリチップの出力が互いに競合するという不都合があっ
た。即ち、第３図のメモリシステムにおいては、メモリ
チップ７および９が出力線Ｄ１を共用しておシ、共通の
反転ローアドレスストローブ信号ＲＡＳＩが印加されて
、またメモリチップ８および１０ａ出力線Ｄ２を共用し
ておシかつ共通の反転ローアドレスストローブ信号ＲＡ
Ｓ２が印加されている。さらに、メモリチップ７および
８には共通の反転コラムアドレスストローブ信号ＣＡＳ
　１が、メモリチップ９および１０には共通の反転コラ
ムアドレスストローブ信号ＣＡＳ２がそれぞれ入力され
ている。
第３図のメモリシステムにおいては、例えばニブルモー
ドによってメモリチップ７および９から順次データを読
み出す場合には、第４図に示すように、反転ローアドレ
スストローブ信４　ＲＡＳＩ　カ低レベルになった後反
転コラムアドレスストローブ信号ＣＡＳＩがオンオフを
繰シ返す。そして、メモリチップ７から読み出しが終了
すると反転ローアドレスストローブ信号ＲＡＳＩがいっ
たん高レベルになった後再び低レベルになシ、かつ反転
コラムアドレスストローブ信号ＣＡＳ２がオンオフを繰
り返す。このような動作によって共通のデータ線Ｄｌ上
にメモリチップ７からの出力Ｌ８１１およびメモリチッ
プ９からの出力ＬＳＩ３が順次出力される。ところがこ
の場合、第４図から明らかなように、メモリチップの出
力を反転コラムアドレスストローブ信号の立ち下がシ時
点でリセットしているため、メモリチップ７の出力ＬＳ
ＩＩが反転コラムアドレスストローブ信号ＣＡＳ　１の
オンオフ終了後も出力されたままとなシ、反転コラムア
ドレスストローブ信号ＣＡＳ　１が次に立ち下がる時点
まで保持される。同様にしてメモリチップ９の出力ＬＳ
Ｉ３も反転コラムアドレスストローブ信号ＣＡＳ２の立
ち下がシ時点まで保持されるから、出力線Ｄ１を共用す
るメモリチップ７および９の出力が競合することになる
。したがって、反転コラムアドレスストローブ信号の立
ち下がシの時点で出力（７） データをリセットするメモリ装置は、出力線を共有する
複数個のメモリチップによりて構成されるメモリシステ
ムには用いることができないという不都合があった。
以上の問題は、行アドレスを確定した状態で反転コラム
アドレスストローブ信号立下シ時に列アドレスを取シ込
んで逐時データ出力する所謂ベージモード動作において
も全く同様に当てはまるものである。
発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
半導体記憶装置において、ニブルモードまたはページモ
ード等による動作時のデータ出力の時間幅を拡大すると
共に、出力線を共有する複数個のメモリチップによって
構成されるメモリシステムを構成した場合にも各メモリ
チップの出力データが競合しないようにすることにある
。
発明の構成 そしてこの目的は、本発明によれば、第１のアドレスス
トローブ信号をアクティブ状態とじたま（８） ま第２のアドレスストローブ信号をアクティブ状態とス
タンバイ状態に逐次切シ換えることによって逐次データ
出力を行なう動作モードを具備し、前記第１のアドレス
ストローブ信号がアクティブ状態の間は前記第２のアド
レスストローブ信号のアクティブ状態への切換えに応じ
て先のデータ出力を一旦リセットしてからデータ出力を
行なうようにし、且つデータ出力のリセット動作を第１
及び第２のアドレスストローブ信号が共にスタンバイ状
態に切換えられたときにも行なうようにしたことを特徴
とする半導体記憶装置を提供する仁とによって達成され
る。
発明の実施例 以下、図面によシ本発明の詳細な説明する。
本発明の１実施例に係わる半導体記憶装置は、例えば第
１図の記憶装置において出力バッファ６が後述（第７図
）の回路に置き代えられてなる構成を有する。そして、
本発明に係わる半導体記憶装置の好ましい実施態様にお
いては、ニブルモードまたはページ毛−ドによる動作時
に出力データを四−アドレスストローブ信号およびコラ
ムアドレスストローブ信号の排他的論理和演算によって
得られた信号に基づきリセットする。即ち、第５図に示
すように、反転ローアドレスストローブ信号ＲＡＳが低
レベルになった後、反転コラムアドレスストローブ信号
ＣＡＳがいったん低レベルになるとその立ち下シ時点か
ら所定時間遅延してから出力データＤ。ｕｔが出力され
る。そして、との出力データＤ。Ｕ、はローアドレスス
トローブ信号とコラムアドレスストローブ信号の排他的
論理和演算によりて得られた信号ＥＯＲの立ち下りでリ
セットされ　゛る。したがって、次に反転コラムアドレ
スストローブ信号ＣＡＳが低レベルとなると先のデータ
出力を一旦リセットしてから上記所定時間遅延後に出力
データＤ。ｕｔが出力される。その後反転コラムアドレ
スストローブ信号ＣＡＳが再び高レベルとなった場合に
反転ローアドレスストローブ信号ＲＡＳが既に高レベル
であれば前者ＣＡＳの立ち上シに応答して該出力データ
Ｄ。ｕｔはリセットされる。したがって、このようなリ
セット方法を用いることによシ、反転ローアドレススト
ローブ信号ＲＡＳがアクティブの場合、即ち低レベルの
場合は反転コラムアドレスストローブ信号の立ち下がシ
（アクティブ状態への移行）時点で先の出力データＤ。
ｕｔが−Ｈリセットしてから有効データが出力され、反
転ローアドレスストローブ信号ＲＡＳのスタンバイ時即
ち高レベルの場合は反転コラムアドレスストローブ信号
の立ち上がシ時点で出力データがリセットされ、従来形
のダイナミックランダムアクセスメモリと互換性を保ち
ながら出力データの時間幅を拡大することが可能になる
。なお、第５図において波形Ａは反転コラムアドレスス
トローブ信号ＣＡＳの立ち上が９で出力信号をリセット
する従来形のメモリ装置における出力波形を示し、波形
Ｂハ反転コラムアドレスストローブ倍号ＣＡＳの立ち下
がシ時点で出力データをリセットする従来形のメモリ装
置における出力データの波形を示す。また信号ＣＬ、Ｃ
Ｌ’、Ｈについては後述の実施例で説明する。
第６図は、上述した本発明の１実施例に係わる半導体記
憶装置を複数個用いて前述の第３図に示す回路によって
構成されたメモリシステムの動作を示す。第６図におい
ては、反転ローアドレスストローブ信号ＲＡＳＩが低レ
ベルになった後、まず反転コラムアドレスストローブ信
号ＣＡＳ　１がオンオフをくシ返す。この時のメモリチ
ップ７の出力ＬＳＩＩは、第６図に示すように、反転ロ
ーアドレスストローブ信号ＲＡＳＩが高レベルとなシか
つ反転コラムアドレスストローブ信号ＣＡＳ　１が高レ
ベルとなった後は出力され々い。また反転コラムアドレ
スストローブ信号ＣＡＳ２がオンオフをくシ返す場合に
も、メモリチップ９の出力ＬＳＩ３は該反転コラムアド
レスストローブ信号ＣＡＳ　２が最初に低レベルとなる
時点以前には出力されない。したがって、出力線Ｄ１を
共用する２一つのメモリチップ７および９の出力が競合
することはない。
第７図は、本発明の１実施例に係わる半導体記憶装置に
用いられている出力バッファの詳細な構成を示す。同図
の出力バッファは、トランジスタＱ１からＱＩＯ等によ
って構成されるバッファ部（１１） １１とトランジスタＱｌｌからＱ２６等によって構成さ
れるリセット信号発生回路部１２とを具備する。
第７図の出力バッファにおいて、バッファ部１１のデー
タバスＤＢおよびＤＢ　は、例えばニブルモード機能付
き半導体記憶装置の場合図示しない各セルブロックのデ
ータバッファによって構成サレルシフトレジスタの出力
に接続される。そして、クロックパルスＣＬ’が高レベ
ルの時に各データバッファＤＢおよびＤＢの出力がそれ
ぞれトランジスタＱ１およびＱ６を介して各トランジス
タＱ２およびＱ３のゲートに印加される。クロック信号
ＣＬ’は反転ローアトンスストロープ信号ＲＡＳがアク
ティブ状態（低レベル）で、反転コラムアドレスストロ
ーブ信号ＣＡＳが立下った後、データ出力可能となる所
定時間遅延の後に立ち上シ高レベルとなシ、且つ反転コ
ラムアドレスストローブ信号ＣＡＳが高レベルに移行し
てからはフローティング状態で高レベルを保つ。第６図
を参照して、クロック信号ＣＬは２つのストローブ信号
ＲＡＳ及（１２） びＣＡＳがアクティブ状態となシ、読出し状態でデータ
出力可能のときに高レベルとなり、後者（ＣＡＳ　）の
立ち上）に応じて立ち下る従来装置（第５図Ａの出力形
式のもの）でも使われている内部クロック信号である。
上記のクロック信号ＣＬ’はこのクロック信号ＣＬと類
似のもので、ただ反転コラムアドレスストローブ信号Ｃ
ＡＳの立上シ後は、フローティング状態で高レベルを保
ち、以下に説明のバッファ回路１１のリセット動作によ
って始めて低レベルになるものである。そして、例えＩ
ｄｆ−タバスＤＢが高レベルテータバスＤＢが低レベル
であるものとするとクロック信号ＣＬ’が高レベルとな
ることによってトランジスタＱ５がオン、トランジスタ
Ｑ４がオフとなるから、出力回路のトランジスタＱ９の
ゲートが低レベルとなシ該トランジスタＱ９がカットオ
フし、トランジスタＱＩＯのゲートが高レベルとなシ該
トランジスタＱＩＯがオン状態となる。したがって出力
データＤ。ｕｔとして例えば低レベルの信号が出力さレ
ル。クロック信号ＣＬ’が７０−ティング状態でも高レ
ベルに保たれる限シこの出力状態が維持される。
ところで、リセット信号発生回路部１２においては、反
転ローアドレスストローブ信号ＲＡＳおよび反転コラム
アドレスストローブ信号ＣＡＳが共に高レベルの場合に
はトランジスタＱ２１おヨヒＱ２６が共にオンとなシ、
トランジスタＱ２３およびＱ２４のゲート電圧が共に低
レベルとなる。したがって、これらのトランジスタＱ２
３およびＱ２４が共にカットオフするからトランジスタ
Ｑ１６のゲートが高レベルとなる。これにより、トラン
ジスタＱ１６がオンとなり、両ストローブ信号の排他的
論理和出力ＦＯＲが低レベルとなってトランジスタＱ１
８がカットオフ状態となる。この状態でクロックパルス
ＣＬが低レベルであればリセット信号出力Ｒが高レベル
となる。また、反転ローアドレスストローブ信号ＲＡＳ
および反転コラムアドレス信号ＣＡＳが共に低レベルの
場合は、トランジスタＱ１２およびＱ１３が共にカット
オフしトランジスタＱ１５のゲート電圧が高レベルとな
る。したがって、トランジスタＱ１５がオンとな、Ｄ、
ＦＯＲ信号出力端即ちトランジスタＱ１８のゲート電圧
を低レベルに引き下げて該トランジスタＱ１８をカット
オフ状態とする。したがって、この場合にもクロックパ
ルスＣＬが低レベルであればリセット信号出力Ｒが高レ
ベルとなる。一方、反転ローアドレスストローブ信号Ｒ
ＡＳおよび反転コラムアドレスストローブ信号ＣＡＳの
一方が高レベル、他方が低レベルである場合にはトラン
ジスタＱ１５およびＱＩＯのゲート電圧は共に低レベル
となり、これらのトランジスタＱ１５およびＱＩＯが共
にカットオフ状態となる。したがって、反転排他的論理
和出力ＦＯＲが高レベルでトランジスタＱ１８がオンと
なシ、出力Ｒが低レベルとなる。以上から明らかなよう
に、第７図のリセット信号発生回路部１２は各４信号Ｒ
ＡＳおよびＣＡＳのイクスクルーシブノア回路として動
作する部分を含み、出力データ有効となった後両ストロ
ーブ信号ＲＡＳ　、　ＣＡＳがアクティブ状態の間高レ
ベルであるクロック信号ＣＬで規定される期間及びＦＯ
Ｒ出力が高レベルである期間以外でリセット信号Ｒを出
力する。
上述のリセット信号発生回路部１２の出力Ｒが高レベル
の場合には、バッファ部１１のトランジスタＱ７および
Ｑ８が共にオンとなる。したがって出力トランジスタＱ
９およびＱＩＯのゲートが共に低レベルとなシこれらの
トランジスタＱ９およびＱＩＯが共にカットオフ状態と
なシ、出力端子は高インピーダンス状態となる。即ち、
第７図の出カバソファ回路を第１図のメモリ装置の出力
バッファ６と置き換えて使用することによシ、クロック
パルスＣＬが一時的に高レベルとなった時点でデータバ
ッファからトランジスタＱ４およびＱ５で構成されるフ
リップフロップ回路にとシ込まれた情報がリセット信号
Ｒの立ち上がり時点でリセットされ、同時にクロック信
号ＣＬ／はフローティング高レベル状態から低レベルと
なシ、以後出力端子が高インピダンス状態となることが
分る。
第７図の回路において、リセット信号発生回路部１２の
出力段に設けられたトランジスタＱ１９は、クロックパ
ルスＣＬが高レベルの時にバッファ部１１の出力データ
がリセットされることを防止するために設けられたもの
である。
発明の効果 このように、本発明によれば、ニブルモードまたはベー
ジモードによる動作時に出力データのリセットをローア
ドレスストローブ信号およびコラムアドレスストローブ
信号の排他的論理和演算によって得られた信号に基づい
て行なうから、出力データの時間幅を充分に長くするこ
とができると共に、出力線を共用する複数のメモリチッ
プによって構成されたメモリシステムにおいても出力デ
ータの競合を生ずることがなくなる。
【図面の簡単な説明】
第１図は、従来形の半導体記憶装置の概略の構成を示す
ブロック回路図、第２図は第１図の記憶装置の動作を説
明するための波形図、第３図は複数のメモリチップを用
いたメモリシステムの構成を示すブロック回路図、第４
図は第３図のメモリシステムの動作を示す波形図、第５
図は本発明の１実施例に係わる半導体記憶装置の動作を
示す波形図、第６図は本発明の１実施例に係わる半導体
記憶装置のメモリチップを複数個用いて構成したメモリ
システムの動作を示す波形図、そして第７図は本発明の
１実施例に係わる半導体記憶装置に用いられている出力
バッ７アの詳細な回路構成を示す電気回路図である。 １．２，３，４　：セルブロック、 ５−１．５−２．５−３．５−４　：データバッファ、
５；シフトレジスタ、 ６；出力バッファ、 ７．８，９，１０　；メモリチップ、 ｌｌ；バッファ部Ａ １２；リセット信号発生回路部、 Ｑｌ、Ｑ２．・・・、Ｑ２６；）ランジスタ。 （１９） 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 第１のアドレスストローブ信号をアクティブ状態とした
    まま第２のアドレスストローブ信号をアクティブ状態と
    スタンバイ状態に逐次切シ換えることによって逐次デー
    ータ出力を行なう動作モードを具備し、前記第１のアド
    レスストローブ信号がアクティブ状態の間は前記第２の
    アドレスストローブ信号のアクティブ状態への切換えに
    応じて光のデータ出力を一旦リセットしてからデータ出
    力を行なうようにし、且つデータ出力のリセット動作を
    第１及び第２のアドレスストローブ信号が共にスタンバ
    イ状態に切換えられたときにも行なうようにしたことを
    特徴とする半導体記憶装置。
JP58223121A 1983-11-29 1983-11-29 半導体記憶装置 Granted JPS60117492A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58223121A JPS60117492A (ja) 1983-11-29 1983-11-29 半導体記憶装置
KR1019840007225A KR900007225B1 (ko) 1983-11-29 1984-11-17 출력데이타의 주기가 증가된 반도체 메모리장치
US06/674,313 US4707811A (en) 1983-11-29 1984-11-23 Semiconductor memory device having extended period for outputting data
EP19840308237 EP0143647B1 (en) 1983-11-29 1984-11-28 Semiconductor memory device
DE8484308237T DE3485174D1 (de) 1983-11-29 1984-11-28 Halbleiterspeicheranordnung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58223121A JPS60117492A (ja) 1983-11-29 1983-11-29 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS60117492A true JPS60117492A (ja) 1985-06-24
JPH0514358B2 JPH0514358B2 (ja) 1993-02-24

Family

ID=16793141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58223121A Granted JPS60117492A (ja) 1983-11-29 1983-11-29 半導体記憶装置

Country Status (5)

Country Link
US (1) US4707811A (ja)
EP (1) EP0143647B1 (ja)
JP (1) JPS60117492A (ja)
KR (1) KR900007225B1 (ja)
DE (1) DE3485174D1 (ja)

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