JPS6128198B2 - - Google Patents
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- JPS6128198B2 JPS6128198B2 JP53014426A JP1442678A JPS6128198B2 JP S6128198 B2 JPS6128198 B2 JP S6128198B2 JP 53014426 A JP53014426 A JP 53014426A JP 1442678 A JP1442678 A JP 1442678A JP S6128198 B2 JPS6128198 B2 JP S6128198B2
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- JP
- Japan
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- memory
- output
- gate
- true
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路に関し特にMOS型電界効
果トランジスタ（以下MOSトランジスタとい
う）を用いた、スタテイツク集積回路メモリに関
する。
果トランジスタ（以下MOSトランジスタとい
う）を用いた、スタテイツク集積回路メモリに関
する。
従来、この種のメモリとしては、１ビツトメモ
リ素子（以下メモリセルという）を６素子、３線
で構成したものが知られている。すなわち第１図
に示すメモリのメモリセルM11のようにMOSトラ
ンジスタQ111，Q112，Q113，Q114で構成されるフ
リツプフロツプ回路、MOSトランジスタQ115，
Q116で構成されるゲート回路、２本のデータ線
D1，1、１本のワード線（書込み／読出し線と
もいう）W1で構成されたものである。このメモ
リセルをマトリツクス状に配列して構成したメモ
リが第１図のランダムアクセスメモリRAMであ
る。第１図のRAMでデータの書込み、読出しの
ためワード（すなわち１列のメモリセル、例えば
M11，M12……の並ぶ列）を選択する場合、デコ
ーダ１０にアドレス情報を入力して該当するワー
ド線W1又はW2にパルス電圧を与え、データ線の
対（D1，1）および（D2，2）の一方を選択セ
ンスすることにより、所要するワードすなわちメ
モリセルの選択ができる。しかしこのRAMでは
各メモリセルに接続されたワード線が１本であ
り、かつ一つのアドレスの情報を一対のデータ線
を割り当てて得るためにひとつのタイミング（す
なわち１個のワード選択用パルス電圧）しか与え
られず、従つて１個の読出しに１ワードしか選択
できないという欠点があつた。すなわち、同一の
データ線（D1，1）に接続されている少なくと
も２つのメモリセル（M11およびM21）から共々の
データを同時に読み出すことはできなかつた。
リ素子（以下メモリセルという）を６素子、３線
で構成したものが知られている。すなわち第１図
に示すメモリのメモリセルM11のようにMOSトラ
ンジスタQ111，Q112，Q113，Q114で構成されるフ
リツプフロツプ回路、MOSトランジスタQ115，
Q116で構成されるゲート回路、２本のデータ線
D1，1、１本のワード線（書込み／読出し線と
もいう）W1で構成されたものである。このメモ
リセルをマトリツクス状に配列して構成したメモ
リが第１図のランダムアクセスメモリRAMであ
る。第１図のRAMでデータの書込み、読出しの
ためワード（すなわち１列のメモリセル、例えば
M11，M12……の並ぶ列）を選択する場合、デコ
ーダ１０にアドレス情報を入力して該当するワー
ド線W1又はW2にパルス電圧を与え、データ線の
対（D1，1）および（D2，2）の一方を選択セ
ンスすることにより、所要するワードすなわちメ
モリセルの選択ができる。しかしこのRAMでは
各メモリセルに接続されたワード線が１本であ
り、かつ一つのアドレスの情報を一対のデータ線
を割り当てて得るためにひとつのタイミング（す
なわち１個のワード選択用パルス電圧）しか与え
られず、従つて１個の読出しに１ワードしか選択
できないという欠点があつた。すなわち、同一の
データ線（D1，1）に接続されている少なくと
も２つのメモリセル（M11およびM21）から共々の
データを同時に読み出すことはできなかつた。
本発明の目的は上記欠点を解決し、１回の読み
出し操作で同時に２ワード選択できる、すなわち
同一データ線に接続された少なくとも２個のメモ
リセルから夫々のデータを同時に読み出せるよう
にした記憶装置を提供することにある。
出し操作で同時に２ワード選択できる、すなわち
同一データ線に接続された少なくとも２個のメモ
リセルから夫々のデータを同時に読み出せるよう
にした記憶装置を提供することにある。
本発明は真補２つの出力点を備えたメモリセル
を複数個有するメモリ回路において、各メモリセ
ルは真出力点を真出力用データ線に結合する第１
のゲートと、補出力点を補出力用データ線に結合
する第２のゲートとを有し、該第１および第２の
ゲートは夫々異なる選択信号によつて制御される
ように構成し、第１のメモリセルの真出力のみを
前記第１のゲートのみを介して前記真出力用デー
タ線に出力し、同時に第２のメモリセルの補出力
のみを前記第２のゲートのみを介して前記補出力
用データ線に出力するようにしたことを特徴とす
る。
を複数個有するメモリ回路において、各メモリセ
ルは真出力点を真出力用データ線に結合する第１
のゲートと、補出力点を補出力用データ線に結合
する第２のゲートとを有し、該第１および第２の
ゲートは夫々異なる選択信号によつて制御される
ように構成し、第１のメモリセルの真出力のみを
前記第１のゲートのみを介して前記真出力用デー
タ線に出力し、同時に第２のメモリセルの補出力
のみを前記第２のゲートのみを介して前記補出力
用データ線に出力するようにしたことを特徴とす
る。
本発明によれば同一の読出しタイミングで同一
の一対のデータ線に出力点が接続された複数のメ
モリセルについてのうち２つのものについての情
報を同時に同一の一対のデータ線に割り当てるこ
とができ、回路の高速化が可能となる。
の一対のデータ線に出力点が接続された複数のメ
モリセルについてのうち２つのものについての情
報を同時に同一の一対のデータ線に割り当てるこ
とができ、回路の高速化が可能となる。
次に本発明の実施例について第２図を参照して
説明する。
説明する。
なお本実施例ではトランジスタはすべてｎチヤ
ンネルエンハンスメントとする。M′11，M′12，
M′21，M′22はメモリセルであり、マトリツクス状
に配列しRAMを構成する。メモリセル（各々同
一なのでM′11で説明）はトランジスタQ111，
Q112，Q113，Q114からなるフリツプフロツプ回路
とトランジスタQ115，Q116からなるゲート回路で
メモリ回路を構成し、トランジスタQ116をデータ
線A1（以下A1バスという）、トランジスタQ115を
データ線1（以下1バスという）に接続し、さ
らにトランジスタQ116のゲートにワード線WA１
トランジスタQ115のゲートにワード線WB１を接
続したものである。すなわち６素子、４線構成の
ものである。メモリセルM′11およびM′21の出力点
が導出されるA1バスはバツフア１１を介して読
み出し端子A10とされ、1バスはインバータ１４
を介して読み出し端子B10として引き出される。
ンネルエンハンスメントとする。M′11，M′12，
M′21，M′22はメモリセルであり、マトリツクス状
に配列しRAMを構成する。メモリセル（各々同
一なのでM′11で説明）はトランジスタQ111，
Q112，Q113，Q114からなるフリツプフロツプ回路
とトランジスタQ115，Q116からなるゲート回路で
メモリ回路を構成し、トランジスタQ116をデータ
線A1（以下A1バスという）、トランジスタQ115を
データ線1（以下1バスという）に接続し、さ
らにトランジスタQ116のゲートにワード線WA１
トランジスタQ115のゲートにワード線WB１を接
続したものである。すなわち６素子、４線構成の
ものである。メモリセルM′11およびM′21の出力点
が導出されるA1バスはバツフア１１を介して読
み出し端子A10とされ、1バスはインバータ１４
を介して読み出し端子B10として引き出される。
このメモリセルM′11にデータを書込む場合につ
いて説明すると、まずデータバスD1からバツフ
ア１２およびインバータ１３を介してA1，1バ
スに真補のデータを送り、次にデコーダ１０′で
M′11のアドレスに対応して選択したワード線WA
１，WB１にパルス電圧を加えてトランジスタ
Q115，Q116をターンオンさせることにより、トラ
ンジスタQ111〜Q114で構成したフリツプフロツプ
回路にデータを書込む。この時、同じワード線に
接続されたM′12も同様にデータバスD2からのデ
ータを書込むことができる。次にデータの読出し
をする場合をメモリセルM′11，M′21で説明する。
デコーダでM′11，M′21のアドレスに対応して選択
したワード線WA１，WB２に同一タイミングで
パルス電圧を加え、トランジスタQ116，Q215をタ
ーンオンさせることにより、トランジスタQ111〜
Q114のフリツプフロツプ回路の内容例えば真値を
A1バスに、トランジスタQ211〜Q214のフリツプフ
ロツプ回路の内容例えば補値を1バスに読出
す。この時もWA１，WB２に接続されたメモリ
セルM′12，M′22もそれぞれA2，2バスに同時に
データを読出す。ここで1バスのデータはイン
バータ１４で反転されて真値となされて読みださ
れ、従つて２列のセルについての真値を同時に読
み出せる。なお、デコーダでWB１，WA２を選
択すればM11，M12のデータを1，2バスに、
M21，M22のデータをA1，A2バスに読出すことも
できる。またWA１，WB１を選択すればセル
M′11，M′12だけのデータの読出しができる。
いて説明すると、まずデータバスD1からバツフ
ア１２およびインバータ１３を介してA1，1バ
スに真補のデータを送り、次にデコーダ１０′で
M′11のアドレスに対応して選択したワード線WA
１，WB１にパルス電圧を加えてトランジスタ
Q115，Q116をターンオンさせることにより、トラ
ンジスタQ111〜Q114で構成したフリツプフロツプ
回路にデータを書込む。この時、同じワード線に
接続されたM′12も同様にデータバスD2からのデ
ータを書込むことができる。次にデータの読出し
をする場合をメモリセルM′11，M′21で説明する。
デコーダでM′11，M′21のアドレスに対応して選択
したワード線WA１，WB２に同一タイミングで
パルス電圧を加え、トランジスタQ116，Q215をタ
ーンオンさせることにより、トランジスタQ111〜
Q114のフリツプフロツプ回路の内容例えば真値を
A1バスに、トランジスタQ211〜Q214のフリツプフ
ロツプ回路の内容例えば補値を1バスに読出
す。この時もWA１，WB２に接続されたメモリ
セルM′12，M′22もそれぞれA2，2バスに同時に
データを読出す。ここで1バスのデータはイン
バータ１４で反転されて真値となされて読みださ
れ、従つて２列のセルについての真値を同時に読
み出せる。なお、デコーダでWB１，WA２を選
択すればM11，M12のデータを1，2バスに、
M21，M22のデータをA1，A2バスに読出すことも
できる。またWA１，WB１を選択すればセル
M′11，M′12だけのデータの読出しができる。
このようにして第２図のRAMは同一読出しタ
イミングで２列のメモリセルつまり２ワードを同
時に選択しデータを同時に読出すことができる。
したがつて、このRAMを例えばマイクロコンピ
ユータLSIのデータメモリに使用すると、レジス
タ（すなわちワード）間の演算（加減算、論理演
算等）時に２個のレジスタのデータを同時に読出
し、即演算できるので演算時間のスピードを速く
する効果があり、マイクロコンピユータの効率を
上げることができる。
イミングで２列のメモリセルつまり２ワードを同
時に選択しデータを同時に読出すことができる。
したがつて、このRAMを例えばマイクロコンピ
ユータLSIのデータメモリに使用すると、レジス
タ（すなわちワード）間の演算（加減算、論理演
算等）時に２個のレジスタのデータを同時に読出
し、即演算できるので演算時間のスピードを速く
する効果があり、マイクロコンピユータの効率を
上げることができる。
なお本発明は、上述の実施例に限らず、種々の
タイプのフリツプフロツプについても同様に適用
でき、一対のデータ線に同時に与えられた２つの
セルの情報に取り扱いも制限されるものではな
い。また本発明は書き込みの場合についても一対
のデータ線に２つのセルについての書き込みデー
タを与えることも可能であることは勿論である。
タイプのフリツプフロツプについても同様に適用
でき、一対のデータ線に同時に与えられた２つの
セルの情報に取り扱いも制限されるものではな
い。また本発明は書き込みの場合についても一対
のデータ線に２つのセルについての書き込みデー
タを与えることも可能であることは勿論である。
第１図は従来のメモリセルで構成したRAMを
示し、第２図は本発明の実施例であるRAMを示
す。M11〜M22，M′11〜M′22はそれぞれ１ビツト
のメモリセルで、マトリツクス状に配列してあ
る。Q111〜Q226はMOSトランジスタである。
示し、第２図は本発明の実施例であるRAMを示
す。M11〜M22，M′11〜M′22はそれぞれ１ビツト
のメモリセルで、マトリツクス状に配列してあ
る。Q111〜Q226はMOSトランジスタである。
Claims (1)
- １ 真補２つの出力点を備えたメモリセルを複数
個有するメモリ回路において、各メモリセルは真
出力点を真出力用データ線に結合する第１のゲー
トと、補出力点を補出力用データ線に結合する第
２のゲートとを有し、該第１および第２のゲート
は夫々異なる選択信号によつて制御されるように
構成し、第１のメモリセルの真出力のみを前記第
１のゲートのみを介して前記真出力用データ線に
出力し、同時に第２のメモリセルの補出力のみを
前記第２のゲートのみを介して前記補出力用デー
タ線に出力するようにしたことを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1442678A JPS54107228A (en) | 1978-02-09 | 1978-02-09 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1442678A JPS54107228A (en) | 1978-02-09 | 1978-02-09 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54107228A JPS54107228A (en) | 1979-08-22 |
| JPS6128198B2 true JPS6128198B2 (ja) | 1986-06-28 |
Family
ID=11860689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1442678A Granted JPS54107228A (en) | 1978-02-09 | 1978-02-09 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54107228A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510744B2 (ja) * | 1984-09-29 | 1993-02-10 | Sony Corp | |
| JPH0514983B2 (ja) * | 1984-09-29 | 1993-02-26 | Sony Corp | |
| US11772231B2 (en) | 2016-07-29 | 2023-10-03 | Sumco Corporation | Double-sided wafer polishing method |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948892A (ja) * | 1982-09-14 | 1984-03-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPS5963482U (ja) * | 1982-10-21 | 1984-04-26 | シャープ株式会社 | キヤビネツトの係止装置 |
| JPS6076085A (ja) * | 1983-09-30 | 1985-04-30 | Toshiba Corp | 半導体記憶装置 |
| JPS63201986A (ja) * | 1987-02-18 | 1988-08-22 | Matsushita Electric Ind Co Ltd | ２ポ−トメモリ |
| JPH01205790A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックｒａｍ |
| EP0473819A1 (en) * | 1990-09-05 | 1992-03-11 | International Business Machines Corporation | Multiport memory cell |
| KR100908793B1 (ko) * | 2001-09-28 | 2009-07-22 | 소니 가부시끼 가이샤 | 표시 메모리, 드라이버 회로, 디스플레이 및 휴대 정보 장치 |
| JP4984828B2 (ja) * | 2006-10-31 | 2012-07-25 | 株式会社デンソー | 半導体メモリ回路装置 |
-
1978
- 1978-02-09 JP JP1442678A patent/JPS54107228A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510744B2 (ja) * | 1984-09-29 | 1993-02-10 | Sony Corp | |
| JPH0514983B2 (ja) * | 1984-09-29 | 1993-02-26 | Sony Corp | |
| US11772231B2 (en) | 2016-07-29 | 2023-10-03 | Sumco Corporation | Double-sided wafer polishing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54107228A (en) | 1979-08-22 |
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