JPS60106163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60106163A JPS60106163A JP58214494A JP21449483A JPS60106163A JP S60106163 A JPS60106163 A JP S60106163A JP 58214494 A JP58214494 A JP 58214494A JP 21449483 A JP21449483 A JP 21449483A JP S60106163 A JPS60106163 A JP S60106163A
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＭｉｓ型グイナミソクＲＡＭ等の電荷蓄積容量
（セル容量）を有する半導体装置の製造方法に関するも
のである。
（セル容量）を有する半導体装置の製造方法に関するも
のである。
（２）技術の背景
前記セル容量は集積度の許す限りできるだけ大きくする
ことが必要であるが、隣接するセル容量との間隔はパタ
ニング精度で決まり現状の生産レヘルでは１μｍ程度が
限界である。最近のグイナミンクＲＡＭは高集積化のた
めメモリ・セルが縮小し蓄積電荷が減少するため、どの
ようにして小さいセルで容量を増加させるかが大きな課
題となっている。
ことが必要であるが、隣接するセル容量との間隔はパタ
ニング精度で決まり現状の生産レヘルでは１μｍ程度が
限界である。最近のグイナミンクＲＡＭは高集積化のた
めメモリ・セルが縮小し蓄積電荷が減少するため、どの
ようにして小さいセルで容量を増加させるかが大きな課
題となっている。
（３）従来技術と問題点
セル容量を増大させるため種々の試みがなされているが
、駁タンク型容量の場合は３層のポリシリコン膜を用い
て該容量の両電極ともポリシリコン膜にし、かつメモリ
・セル内の配置を工夫することにより目的を達している
例もあるが、３層ポリシリコン工程は複雑となる。
、駁タンク型容量の場合は３層のポリシリコン膜を用い
て該容量の両電極ともポリシリコン膜にし、かつメモリ
・セル内の配置を工夫することにより目的を達している
例もあるが、３層ポリシリコン工程は複雑となる。
また絶縁膜として誘電率が酸化シリコンの５倍以上もあ
るタンタル酸化物（Ｔ” ａ’ｂ Ｏ５−）を用いる例
もあるが多数のマスクを必要とし工程が複雑となる。
るタンタル酸化物（Ｔ” ａ’ｂ Ｏ５−）を用いる例
もあるが多数のマスクを必要とし工程が複雑となる。
また下側ｌｌ電極に基板表面の反転層を用いる型のセル
容量は接合容量を付加する等の工夫がなされているが、
いづれの型の容量においても幾何学的な面積の増加を考
慮する必要がある。
容量は接合容量を付加する等の工夫がなされているが、
いづれの型の容量においても幾何学的な面積の増加を考
慮する必要がある。
（４）発明の目的
本発明はメモリ・セルの一パターン寸法を一定にしてセ
ル容量を増大させることができ、あるいは逆にセル容量
を一定にしてセル・パターンヲ縮小することができる製
造方法を提供することを目的とする。
ル容量を増大させることができ、あるいは逆にセル容量
を一定にしてセル・パターンヲ縮小することができる製
造方法を提供することを目的とする。
（５）発明の構成
この目的は本発明によれば、半導体基板上に少くとも絶
縁１模を覆って容量を構成する電極をポリシリコン膜で
形成し、つぎに該電極の上面および側面に、または側面
のめにポリシリ−ｌンを選択成長して該電極の面積を大
きくする工程を挿入することにより達せられる。ポリシ
リコンは絶縁膜、例えば酸化シリコン（Ｓ ｉ Ｏｚ
）膜上には成長しないでポリシリコン膜上に選択的に成
長する。本発明はこのことを利用するものである。
縁１模を覆って容量を構成する電極をポリシリコン膜で
形成し、つぎに該電極の上面および側面に、または側面
のめにポリシリ−ｌンを選択成長して該電極の面積を大
きくする工程を挿入することにより達せられる。ポリシ
リコンは絶縁膜、例えば酸化シリコン（Ｓ ｉ Ｏｚ
）膜上には成長しないでポリシリコン膜上に選択的に成
長する。本発明はこのことを利用するものである。
（６）発明の実施例
本発明の実施例をスタック型のセルについて示す。第１
図は断面要部を示す。１はｐ型シリコン基板、２ばソー
ス領域、３はドレイン領域、４はポリシリコンよりなる
ゲート、５はフィールド酸化領域（ＳｉＯｚ膜）、６ば
ＳｉＯ２膜、７はセル容量を構成するためのポリシリコ
ンよりなる下側電極、８は隣接するセル容量のそれを示
す。ここ迄は通席のプロセスで形成され相隣接するセル
容量７と８の間隔はパタニング精度で決まる。つぎに基
板全面にポリシリコンを成長すると、Ｓｉｏ２膜上には
堆積しないでポリシリコン膜上のみ選択的に成長される
。この場合の膜厚粘度はポリシリコンの選択成長レート
で決まりＯ６ｌμｒｎ程度迄可能であり、パタニング精
度より約１桁程度向上するため、パタニング精度により
決まった相隣接するセル電極の間隔を制御可能な状態で
縮小できる。第２図９，１０は選択成長により電極ポリ
シリコン膜の上面および側面に新しく堆積したポリシリ
コン膜を示し、相隣接するセル容量の下側電極の面積が
拡大されたことを示す。
図は断面要部を示す。１はｐ型シリコン基板、２ばソー
ス領域、３はドレイン領域、４はポリシリコンよりなる
ゲート、５はフィールド酸化領域（ＳｉＯｚ膜）、６ば
ＳｉＯ２膜、７はセル容量を構成するためのポリシリコ
ンよりなる下側電極、８は隣接するセル容量のそれを示
す。ここ迄は通席のプロセスで形成され相隣接するセル
容量７と８の間隔はパタニング精度で決まる。つぎに基
板全面にポリシリコンを成長すると、Ｓｉｏ２膜上には
堆積しないでポリシリコン膜上のみ選択的に成長される
。この場合の膜厚粘度はポリシリコンの選択成長レート
で決まりＯ６ｌμｒｎ程度迄可能であり、パタニング精
度より約１桁程度向上するため、パタニング精度により
決まった相隣接するセル電極の間隔を制御可能な状態で
縮小できる。第２図９，１０は選択成長により電極ポリ
シリコン膜の上面および側面に新しく堆積したポリシリ
コン膜を示し、相隣接するセル容量の下側電極の面積が
拡大されたことを示す。
第３図は電極ポリシリコン膜の側面のみにポリシリコン
を選択成長した変形例を示す。この場合は電極ポリシリ
コンのパタニング前の時点でポリシリコン膜上に５ｉ０
２膜１１を被着し電極形成のパタニング後ポリシリコン
を成長することにより、追加された′ポリシリコン膜１
２．１３を得ることができる。このようにした拡大され
た面積をもつ下側電極が形成された後は、第４図に示す
ようにこの上に絶縁膜１４．上側電極１５を形成して容
量を構成する。
を選択成長した変形例を示す。この場合は電極ポリシリ
コンのパタニング前の時点でポリシリコン膜上に５ｉ０
２膜１１を被着し電極形成のパタニング後ポリシリコン
を成長することにより、追加された′ポリシリコン膜１
２．１３を得ることができる。このようにした拡大され
た面積をもつ下側電極が形成された後は、第４図に示す
ようにこの上に絶縁膜１４．上側電極１５を形成して容
量を構成する。
実施例はスタック型のセルの製造工程について説明した
が、他の型のセルについても本発明は適用可能である。
が、他の型のセルについても本発明は適用可能である。
（７）発明の詳細
な説明したようにパタニング精度で決まる容量より大き
いセル容量が容易に得られる。尚本発明によれば容量電
極の周辺部を増加させるため容量増加の効果は極めて大
きい。
いセル容量が容易に得られる。尚本発明によれば容量電
極の周辺部を増加させるため容量増加の効果は極めて大
きい。
第１図はダイナミック型ＭＯ３ＲＡＭのセル部分につい
て、セル容量の下側電極形成が終った状態を示す半導体
基板の１ｖｉ面要部を示す。第２図と第３図は第１図迄
の工程に追加して、本発明による下側電極の形成を説明
する断面図である。第ス領域、３はドレイン領域、４は
ポリシリコン膜（ゲート）、５はフィールド酸化膜、６
は酸化シリコン膜、’Ｎ；ｋ＞Ｊリシリコン膜（セル容
量の下側電極）、８ばポリシリコン膜（隣のセル容量の
下側電極）、９．１０はポリシリコン膜、ＩＩは酸化シ
リコン膜、１．２．１３はポリシリコン膜、１４は絶縁
膜、１５は導電膜（セル容量の上側電極）を示す。
て、セル容量の下側電極形成が終った状態を示す半導体
基板の１ｖｉ面要部を示す。第２図と第３図は第１図迄
の工程に追加して、本発明による下側電極の形成を説明
する断面図である。第ス領域、３はドレイン領域、４は
ポリシリコン膜（ゲート）、５はフィールド酸化膜、６
は酸化シリコン膜、’Ｎ；ｋ＞Ｊリシリコン膜（セル容
量の下側電極）、８ばポリシリコン膜（隣のセル容量の
下側電極）、９．１０はポリシリコン膜、ＩＩは酸化シ
リコン膜、１．２．１３はポリシリコン膜、１４は絶縁
膜、１５は導電膜（セル容量の上側電極）を示す。
Claims (1)
- 半導体基板上に少くとも絶縁膜を覆って容量を構成する
電極をポリシリコン膜で形成し、つぎに該電極の上面お
よび側面に、または側面のみにポリシリコンを選択成長
して該電極の面積を大きくする工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214494A JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214494A JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106163A true JPS60106163A (ja) | 1985-06-11 |
| JPH0363828B2 JPH0363828B2 (ja) | 1991-10-02 |
Family
ID=16656632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214494A Granted JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106163A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449000A2 (en) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
| EP0469555A2 (en) * | 1990-07-31 | 1992-02-05 | Nec Corporation | Charge storage capacitor electrode and method of manufacturing the same |
| US5604382A (en) * | 1993-11-25 | 1997-02-18 | Nec Corporation | Semiconductor device with pillar-shaped contact layer |
-
1983
- 1983-11-15 JP JP58214494A patent/JPS60106163A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449000A2 (en) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
| EP0764974A1 (en) * | 1990-03-08 | 1997-03-26 | Fujitsu Limited | Layer structure having contact hole and method of producing the same |
| US5705420A (en) * | 1990-03-08 | 1998-01-06 | Fujitsu Limited | Method of producing a fin-shaped capacitor |
| US6144058A (en) * | 1990-03-08 | 2000-11-07 | Fujitsu Limited | Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor |
| US6528369B1 (en) | 1990-03-08 | 2003-03-04 | Fujitsu Limited | Layer structure having contact hole and method of producing same |
| EP0469555A2 (en) * | 1990-07-31 | 1992-02-05 | Nec Corporation | Charge storage capacitor electrode and method of manufacturing the same |
| US5336922A (en) * | 1990-07-31 | 1994-08-09 | Nec Corporation | Device comprising lower and upper silicon layers as capacitor electrodes and method of manufacturing such devices |
| US5411912A (en) * | 1990-07-31 | 1995-05-02 | Nec Corporation | Method of making a semiconductor device comprising lower and upper silicon layers as capacitor electrodes |
| US5604382A (en) * | 1993-11-25 | 1997-02-18 | Nec Corporation | Semiconductor device with pillar-shaped contact layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363828B2 (ja) | 1991-10-02 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |