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JPH0437062A - スタックトキャパシタ型dramの製造方法 - Google Patents

スタックトキャパシタ型dramの製造方法

Info

Publication number
JPH0437062A
JPH0437062A JP2143968A JP14396890A JPH0437062A JP H0437062 A JPH0437062 A JP H0437062A JP 2143968 A JP2143968 A JP 2143968A JP 14396890 A JP14396890 A JP 14396890A JP H0437062 A JPH0437062 A JP H0437062A
Authority
JP
Japan
Prior art keywords
insulating film
stacked capacitor
lower electrode
capacitor type
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2143968A
Other languages
English (en)
Inventor
Toshiyuki Nishihara
利幸 西原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2143968A priority Critical patent/JPH0437062A/ja
Publication of JPH0437062A publication Critical patent/JPH0437062A/ja
Pending legal-status Critical Current

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Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A、産業上の利用分野 B1発明の概要 C1従来技術 り9発明が解決しようとする問題点 E1問題点を解決するための手段 F0作用 G、実施例[第1図、第2図] H1発明の効果 (A、産業上の利用分野) 本発明はスタックトキャパシタ型DRAMの製造方法、
特にスタックトキャパシタの占有面積当りの静電容量を
太き(することができるスタックトキャパシタ型DRA
Mの製造方法に関する。
(B、発明の概要) 本発明は、スタックトキャパシタ型DRAMの製造方法
において、 スタックトキャパシタの占有面積に対する静電容量の比
を太き(するため、 下部電極となる半導体層上のノードコンタクト部及び周
辺上方に位置する領域に絶縁膜を形成し、該絶縁膜側面
に例えば半導体からなるサイドウオールを形成するもの
である。
(C,従来技術) DRAMにはトレンチキャパシタ型のものとスタックト
キャパシタ型のものとがあり、トレンチキャパシタタイ
プのものはソフトエラーが生じ易い、半導体基板に形成
する拡散層の面積が広くなる等の問題があり、スタック
トキャパシタタイプのものが主流となりつつある。
スタックトキャパシタタイプのDRAMは特開平1−1
20050号公報に紹介されているように、半導体基板
のスイッチングトランジスタが形成された部分上に、多
結晶シリコンからなる下部電極と上部電極の間に誘電体
膜を介在させたスタックトキャパシタ(積層容量素子)
を設けたものである。
(D、発明が解決しようとする問題点)ところで、スタ
ックトキャパシタ型DRAMに対して4Mビットから1
6Mビット、64Mビットへと大記憶容量化の要請が強
い。この大記憶容量化に応えるにはメモリセルのサイズ
を小さくすることが不可欠であるが、これは当然にスタ
ックトキャパシタの小容量化を伴う。しかし、スタック
トキャパシタの容量が小さすぎると電荷を必要な期間保
持することができなくなり、記憶機能を果たし得なくな
る。従って、スタックトキャパシタの占有面積に対する
静電容量の比を太き(することがRAMの大記憶容量化
に不可欠である。
そこで、本発明はスタックトキャパシタの占有面積に対
する静電容量の比を太き(することを目的とする。
(E、問題点を解決するための手段) 本発明スタックトキャパシタ型DRAMの製造方法は上
記問題点を解決するため、下部電極となる半導体層上の
ノードコンタクトホール及びその周辺上方に位置する領
域に絶縁膜を形成し、該絶縁膜側面に例えば半導体から
なるサイドウオールを形成することを特徴とするもので
ある。
(F、作用) 本発明スタックトキャパシタ型DRAMの製造方法によ
れば、サイドウオールによって下部電極が部分的に上方
に延びて下部電極の表面積が広(なるので、スタックト
キャパシタの占有面積に対する静電容量の比を太き(す
ることができる。
(G、実施例)[第1図、第2図] 以下、本発明スタックトキャパシタ型 DRAMの製造方法を図示実施例に従って詳細に説明す
る。
第1図(A)乃至(G)は本発明スタックトキャパシタ
型DRAMの製造方法の一つの実施例を工程順に示す断
面図である。
(A、)半導体基板1の表面部にスイッチングトランジ
スタを形成し、眉間絶縁膜2をスイッチングトランジス
タ上に形成し、該層間絶縁膜2にノードコンタクトホー
ル3を形成し、その後、スタックトキャパシタの下部電
極となる多結晶シリコン層4を例えば減圧CVDにより
形成する。第1図(A)は多結晶シリコン層4形成後の
状態を示す。
(B)次に、同図(B)に示すように、多結晶シリコン
層4上に選択的にPSGあるいはSOGからなる絶縁膜
5を形成する。具体的には、ノードコンタクトホール3
及びその周辺部の上方にあたる領域に絶縁膜5が形成さ
れる。これはサイドウオールを形成するための謂わばダ
ミーとして形成されるものである。
(C)次に、同図(C)に示すように、多結晶ジノコン
層6を形成する。
(D)次に、多結晶シリコン層6及び4に対し−ご異方
性エツチング処理を施すことにより絶縁膜5の側面にサ
イドウオール(第1のサイドウオール)7を形成すると
共に、眉間絶縁膜2表面上の多結晶シリコン層6及び4
を絶縁膜5下に位置する部分を除き除去することにより
下部電極を形成する。
尚、多結晶シリコンからなる第1のサイドウオール7の
高さは絶縁膜5の高さよりも稍低く、絶縁膜5の側面の
上部が露出する。これは絶縁膜5上の多結晶シリコン層
6及び4の両方を完全に除去するように異方性エツチン
グすることにより多結晶シリコン層6からなるサイドウ
オール7を形成するからである。
(E)次に、絶縁膜5に対しての例えばフッ酸を用いて
のウェットエツチングあるいは等方性ウェットエツチン
グにより同図(E)に示すように絶縁膜5の側面を縮退
させる。無論、絶縁膜5の上面も縮退するが、この上面
の縮退は必要ではな(起きてしまうに過ぎないが、しか
し特に不都合が生じるわけでもない。
尚、絶縁膜5の側面が第1のサイドウオール7によって
覆われているにも拘らず等方性エツチングによって絶縁
膜5の側面が縮退して第1のサイドウオール7との間に
大きな間隙8を生じさせることができるのは、絶縁膜5
のサイドウオール7との界面におけるエツチングレート
が相当に高いからである。
(F)次に、同図(F)に示すように縮退した絶縁膜5
の側面に多結晶シリコンからなる第2のサイドウオール
9をサイドウオール形成技術を駆使して形成する。
(G)その後、絶縁膜5を除去し、表面に誘電体膜10
を形成し、しかる後上部電極11を形成する。これによ
って、スタックトキャパシタが形成される。
本スタックトキャパシタ型DRAMの製造方法によれば
、サイドウオール7.9によって下部電極4の表面積を
広くすることができるのでスタックトキャパシタの占有
面積に対する静電容量の比を大きくすることができる。
第2図は本発明スタックトキャパシタ型DRAMの製造
方法の他の実施例により形成したDRAMの断面図であ
る。
本実施例は第1及び第2のサイドウオール7.9の他に
第3のサイドウオール12を形成することにより静電容
量をより大きくするようにするものである。具体的には
第1図に示すスタックトキャパシタ型DRAMの製造方
法の工程(F)の終了後、絶縁膜5を完全に除去するの
ではなく工程(E)の場合と同様に等方性エツチングに
より絶縁膜5の側面を縮退させ、その後絶縁膜5の側面
に第3のサイドウオール12を形成するものである。
尚、上記各実施例は、絶縁膜5の側面にサイドウオール
7を形成した後、等方性エツチングにより絶縁膜5の側
面を縮退させその側面にサイドウオールを形成すること
を1回又は2回を行っているが、サイドウオールとし、
て第1のサイドウオール7のみを形成するようにしても
良い。また、第4の更には第5のサイドウオールを形成
するようにしても良い。このように、本発明は種々の態
様で実施することができる。
(H,発明の効果) 以上に述べたように、本発明スタックトキャパシタ型D
RAMの製造方法は、スタックトキャパシタの下部電極
となる半導体層を全面的に形成した後該半導体贋上のノ
ードコンタクトホール及びその近傍上方に位置する領域
に絶縁膜を形成rる工程と、該絶縁膜の側面に上記半導
体層とつらなって下部電極を成すサイドウオールを形成
する工程と、を少なくとも有することを特徴とするもの
である。
従って、本発明スタックトキャパシタ型DRAMの製造
方法によれば、サイドウオールによって下部電極が部分
的に上方に延びて下部電極の表面積が広くなるので、ス
タックトキャパシタの占有面積に対する静電容量の比を
大きくすることができるのである。
【図面の簡単な説明】
第1図(A)乃至(G)は本発明スタックトキャパシタ
型DRAMの製造方法の一つの実施例を工程順に示す断
面図、第2図は本発明スタックトキャパシタ型DRAM
の製造方法の他の実施例により形成したスタクトキャパ
シタ型DRAMを示す断面図である。 符号の説明 2・・・層間絶縁膜、 3・・・ノードコンタク 4・・・下部電極、 5・・・絶縁膜、 7.9・・・サイ ドウオール。 トホール、 DRAMの断面図 第2図 9・サイドフォール ー−7の穴施例を工程順に示す断面図 第1図

Claims (1)

    【特許請求の範囲】
  1. (1)スタックトキャパシタの下部電極となる半導体層
    を全面的に形成した後該半導体層上のノードコンタクト
    ホール及びその近傍上方に位置する領域に絶縁膜を形成
    する工程と、 上記絶縁膜の側面に上記半導体層と連なって下部電極を
    成すサイドウォールを形成する工程と、を少なくとも有
    することを特徴とするスタックトキャパシタ型DRAM
    の製造方法
JP2143968A 1990-05-31 1990-05-31 スタックトキャパシタ型dramの製造方法 Pending JPH0437062A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2143968A JPH0437062A (ja) 1990-05-31 1990-05-31 スタックトキャパシタ型dramの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2143968A JPH0437062A (ja) 1990-05-31 1990-05-31 スタックトキャパシタ型dramの製造方法

Publications (1)

Publication Number Publication Date
JPH0437062A true JPH0437062A (ja) 1992-02-07

Family

ID=15351248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2143968A Pending JPH0437062A (ja) 1990-05-31 1990-05-31 スタックトキャパシタ型dramの製造方法

Country Status (1)

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JP (1) JPH0437062A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350965A (ja) * 1991-05-23 1992-12-04 Samsung Electron Co Ltd 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造
JP2008013150A (ja) * 2006-07-10 2008-01-24 Autoliv Development Ab シートベルト用バックル装置

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