JPS5990290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5990290A JPS5990290A JP57198634A JP19863482A JPS5990290A JP S5990290 A JPS5990290 A JP S5990290A JP 57198634 A JP57198634 A JP 57198634A JP 19863482 A JP19863482 A JP 19863482A JP S5990290 A JPS5990290 A JP S5990290A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- control line
- memory cell
- array
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ）ランジスタ馨ドレイン・ゲート結合
したフリップフロップを有するメモリセルがアレイ状に
配列されたメモリアレイと、前記メモリアレイの行方向
のメモリセルな接続するワード線と、前記メモリアレイ
の列方向のメモリセルを接続するビット線とを備え、前
記ワード線を活性化することにより前記メモリアレイの
行方向のメモリセルを選択する半導体記憶装置に関する
。
したフリップフロップを有するメモリセルがアレイ状に
配列されたメモリアレイと、前記メモリアレイの行方向
のメモリセルな接続するワード線と、前記メモリアレイ
の列方向のメモリセルを接続するビット線とを備え、前
記ワード線を活性化することにより前記メモリアレイの
行方向のメモリセルを選択する半導体記憶装置に関する
。
従来の半導体記憶装置を第１図に示す。ＭＯＳトランジ
スタＱ４１．Ｑｓ＋ｉＩ：ｌニドレイン・ゲート結合さ
れてフリップフロップ回路を構成し、負荷用抵抗＆。
スタＱ４１．Ｑｓ＋ｉＩ：ｌニドレイン・ゲート結合さ
れてフリップフロップ回路を構成し、負荷用抵抗＆。
＆ｌおよび伝送用ＭＯ８）ランジスタＱａｒ ＋ Ｑｓ
ｓでひとつのメモリセルＭＣを構成している。このよう
なメモリセルが多数個アレイ状に配列されて、メモリア
レイを構成している。このメモリアレイの行方向のメモ
リセルはワード線ＷＬに接続されており、列方向のメモ
リセルはピッ）線ＢＬ、Ｂ［接続されている。ビット線
ＢＬ、３Ｌの端部には負荷トランジスタＱｕ ＋ Ｑ２
１が接続されている。このように構成された半導体記憶
装置では、Ｍ本あるワード線のうちの１本の電圧？：冒
レベルにすることにより行ン選択し、Ｎ本あるビット線
のうちの１対を選択してその信号を読み出すことにより
、求めるメモリセルをアクセスする。
ｓでひとつのメモリセルＭＣを構成している。このよう
なメモリセルが多数個アレイ状に配列されて、メモリア
レイを構成している。このメモリアレイの行方向のメモ
リセルはワード線ＷＬに接続されており、列方向のメモ
リセルはピッ）線ＢＬ、Ｂ［接続されている。ビット線
ＢＬ、３Ｌの端部には負荷トランジスタＱｕ ＋ Ｑ２
１が接続されている。このように構成された半導体記憶
装置では、Ｍ本あるワード線のうちの１本の電圧？：冒
レベルにすることにより行ン選択し、Ｎ本あるビット線
のうちの１対を選択してその信号を読み出すことにより
、求めるメモリセルをアクセスする。
しかしながら、このような従来の半導体記憶装置のアク
セスにおいては、１本のワード線乞選択して電圧馨高レ
ベルにすると、すべての列のビット線に電流が流れてし
まう。メモリセルをアクセスするためには選択された列
のみが活性化されればよく、それ以外の列のビット線に
流れる電流は無駄とｔ、Ｈろつ例えば６４にピッ） Ｒ
ＡＭでメモリセルを行列同じ数のアレイとして構成した
場合、２５６列になる。１列あたり約２００μ・Ａ流れ
るので全体としては約５１ｍＡにも達する。この無駄に
流れる電流は、半導体記憶装置全体の消費電力の大部分
を占め問題となっていたー 〔発明の目的〕 本発明は上記事情を考慮してなされたもので。
セスにおいては、１本のワード線乞選択して電圧馨高レ
ベルにすると、すべての列のビット線に電流が流れてし
まう。メモリセルをアクセスするためには選択された列
のみが活性化されればよく、それ以外の列のビット線に
流れる電流は無駄とｔ、Ｈろつ例えば６４にピッ） Ｒ
ＡＭでメモリセルを行列同じ数のアレイとして構成した
場合、２５６列になる。１列あたり約２００μ・Ａ流れ
るので全体としては約５１ｍＡにも達する。この無駄に
流れる電流は、半導体記憶装置全体の消費電力の大部分
を占め問題となっていたー 〔発明の目的〕 本発明は上記事情を考慮してなされたもので。
選択されない列に流れる電流の無駄乞なくした低消費電
力の半導体記憶装置を提供することを目的とする。
力の半導体記憶装置を提供することを目的とする。
この目的を達成するために、本発明による半導体記憶装
置は、メモリセルの７リツプフロツプを構成するＭＯＳ
トランジスタのソース端子を所定数Ω列ずつ共通に接続
してこれらのソース端子の電圧を制御する制御線を備え
、この制御線の電位２゜外郭選択的には所定の電位とし
、列選択時には基準電源の電位とすることにより２選択
された列だけを活性化することを特徴とする。
置は、メモリセルの７リツプフロツプを構成するＭＯＳ
トランジスタのソース端子を所定数Ω列ずつ共通に接続
してこれらのソース端子の電圧を制御する制御線を備え
、この制御線の電位２゜外郭選択的には所定の電位とし
、列選択時には基準電源の電位とすることにより２選択
された列だけを活性化することを特徴とする。
本発明の一実施例を第２図を用いて説明する。
各メモリセルは、ドレイン・ゲート結合のＭＯＳトラｙ
シス！Ｊ’ Ｑ４ｚ ＋ Ｑ８２からなるフリップフ
ロップ回路と、負荷用抵抗Ｒ１１，Ｒ２１と２伝送用Ｍ
Ｏ８）ランジスタＱ３２ ＋ Ｑ６２とで構成されてい
るーフリツプフロツブ回路馨構成しているＭＯＳトラン
ジスタＱ４２゜Ｑ稔のソースを共通接続したソース端子
を、同一列に属するメモリセルについて共通の制御線Ｃ
Ｌに接続する。各列ごとにそれぞれ制御線ＣＬを設ける
。すなわち各列には１対のビット線ＢＬ、ＢＬと１本の
制御線ＣＬが設けられる。
シス！Ｊ’ Ｑ４ｚ ＋ Ｑ８２からなるフリップフ
ロップ回路と、負荷用抵抗Ｒ１１，Ｒ２１と２伝送用Ｍ
Ｏ８）ランジスタＱ３２ ＋ Ｑ６２とで構成されてい
るーフリツプフロツブ回路馨構成しているＭＯＳトラン
ジスタＱ４２゜Ｑ稔のソースを共通接続したソース端子
を、同一列に属するメモリセルについて共通の制御線Ｃ
Ｌに接続する。各列ごとにそれぞれ制御線ＣＬを設ける
。すなわち各列には１対のビット線ＢＬ、ＢＬと１本の
制御線ＣＬが設けられる。
次に動作を説明ｊる。まず選択された行のワード線の電
圧を高レベルにする。同時に選択された列の制御線の電
位Ｖｓを０■にする。選択されない他の列の制御線の電
位ＶＢは、所定の電位ＶＳ’Ｓのままである。例えば第
２図のメモリセルＭＣＩをアクセスする場合は、ワード
線ＷＬＩの電位を高レベルにすると共に２制御線ＣＬの
電位ＶｓをＯＶに下げる。非選択時の制御線ＣＬの電位
■は、電源電圧すとの差がＭＯＳ）ランジスタのしきい
値７丁より小さくならないようにする。すなわちＶｓ
（Ｖｏ 。
圧を高レベルにする。同時に選択された列の制御線の電
位Ｖｓを０■にする。選択されない他の列の制御線の電
位ＶＢは、所定の電位ＶＳ’Ｓのままである。例えば第
２図のメモリセルＭＣＩをアクセスする場合は、ワード
線ＷＬＩの電位を高レベルにすると共に２制御線ＣＬの
電位ＶｓをＯＶに下げる。非選択時の制御線ＣＬの電位
■は、電源電圧すとの差がＭＯＳ）ランジスタのしきい
値７丁より小さくならないようにする。すなわちＶｓ
（Ｖｏ 。
−７丁でなければならない。メモリセルＭＣＩがマ、ク
セスされると、メモリセルＭＣＩのフリップフロップ回
路の状態によりビット線ＢＬまたはＢＬの電位が引き下
げられ、これらビット線ＢＬ、ＢＬに接続されたセンス
アンプ（図示せず）によりセンスされる。
セスされると、メモリセルＭＣＩのフリップフロップ回
路の状態によりビット線ＢＬまたはＢＬの電位が引き下
げられ、これらビット線ＢＬ、ＢＬに接続されたセンス
アンプ（図示せず）によりセンスされる。
選択された列の制御線ＣＬの電位ＶｓはＯＶに下げられ
るため、′電流が流れるが、選択されない列の制御線Ｃ
Ｌの電位Ｖｓはより高い“電位であるため、選択されな
い列には電流がわずかしか流れない。
るため、′電流が流れるが、選択されない列の制御線Ｃ
Ｌの電位Ｖｓはより高い“電位であるため、選択されな
い列には電流がわずかしか流れない。
これは、ワード線の電位が高電位になっても、フリップ
フロップ回路の共通ソースからみたＭＯＳ）ランジスタ
Ｑ４２ ＋ Ｑｓｚのゲート電位およびＭＯＳ）ランジ
スタＱ ３２．Ｑ６ ｚのゲート電位は共に低くなり、
ビット線ＢＬ 、 ＢＬから引き込む電流は小さくなる
ためである。またＭＯＳ ）ランジスタＱ４２． Ｑｓ
ｚ、伝送ＭＯＳトランジスタＱｓｇ＋Ｑｇｚの基板バイ
アスが増大するためしきい値電圧は上昇し、電流は大巾
に減少する。実際に従来は、非選択列に流れろ電流が全
電流の９０％以上であったため、本実施例による半導体
記憶装置では動作時の全電流を従来のものの１５〜１９
チ程度に低減できる。そして得られた余裕電流を周辺回
路等に配分すれば、より高速動作が実現できる。
フロップ回路の共通ソースからみたＭＯＳ）ランジスタ
Ｑ４２ ＋ Ｑｓｚのゲート電位およびＭＯＳ）ランジ
スタＱ ３２．Ｑ６ ｚのゲート電位は共に低くなり、
ビット線ＢＬ 、 ＢＬから引き込む電流は小さくなる
ためである。またＭＯＳ ）ランジスタＱ４２． Ｑｓ
ｚ、伝送ＭＯＳトランジスタＱｓｇ＋Ｑｇｚの基板バイ
アスが増大するためしきい値電圧は上昇し、電流は大巾
に減少する。実際に従来は、非選択列に流れろ電流が全
電流の９０％以上であったため、本実施例による半導体
記憶装置では動作時の全電流を従来のものの１５〜１９
チ程度に低減できる。そして得られた余裕電流を周辺回
路等に配分すれば、より高速動作が実現できる。
なお、本実施例においては、非選択時には制御線ＣＬの
電位Ｖｓ ’Ｉｔ所定の電位ＶＢ Ｎ Ｓとし、この列
が選択されろと制御線ＣＬの電位Ｖｓ’４０Ｖに下げる
必要があるが、このとき制御線ＣＬの電位Ｖｓを外部か
ら急激に下げないように￥ろラフリップフロツブ回路を
構成しているＭＯＳトランジスタＱ４２１Ｑ５２の特性
は全く同一ではないため、電位Ｖｓを急激に下げると、
ＭＯＳ）ランジスタＱ４２゜ＱＨの放電特性の相違によ
り記憶内容が反転するおそれがあるからである。
電位Ｖｓ ’Ｉｔ所定の電位ＶＢ Ｎ Ｓとし、この列
が選択されろと制御線ＣＬの電位Ｖｓ’４０Ｖに下げる
必要があるが、このとき制御線ＣＬの電位Ｖｓを外部か
ら急激に下げないように￥ろラフリップフロツブ回路を
構成しているＭＯＳトランジスタＱ４２１Ｑ５２の特性
は全く同一ではないため、電位Ｖｓを急激に下げると、
ＭＯＳ）ランジスタＱ４２゜ＱＨの放電特性の相違によ
り記憶内容が反転するおそれがあるからである。
次に本発明の第２の実施例について第３図を用いて説明
ｊる。本実施例による半導体記憶装置は、４ピツト構成
や８ビツト構成などのように同時にｎ個のメモリセルを
アクセスするｎビット構成である。フリップフロップ回
路を構成するＭＯＳ）ランジスタＱ４３１ Ｑａｓと負
荷抵抗Ｒ】３４ Ｒ２３と伝送用ＭＯＳトラン′ジスタ
Ｑ３ａ、 Ｑａｓとでひとつのメモリセルが構成されて
いる。ｎ個のメモリセルＭＣｌ０゜−、ＭＣ１ｎと、ｎ
１ｌｉｆｆｉのメモリセ／Ｌ／ Ｍ Ｃ２０、−、ＭＣ
２ｎとが鏡像対称に配置されており、これらの２ｎ個の
メモリセルのフリップフロップ回路を構成するＭＯＳト
ランジスタのソースは１本の制御線ＣＬ３に共、通接続
される。この制御線ＣＬ３の電位はＭＯＳ）ランジスタ
Ｑｏｓ ＋ ＱＪ３１ ＱｘｓＫより制御され、制御線
φ８．φ８Ｍは列方向に走り、列デコーダ出方信号によ
り制御される。
ｊる。本実施例による半導体記憶装置は、４ピツト構成
や８ビツト構成などのように同時にｎ個のメモリセルを
アクセスするｎビット構成である。フリップフロップ回
路を構成するＭＯＳ）ランジスタＱ４３１ Ｑａｓと負
荷抵抗Ｒ】３４ Ｒ２３と伝送用ＭＯＳトラン′ジスタ
Ｑ３ａ、 Ｑａｓとでひとつのメモリセルが構成されて
いる。ｎ個のメモリセルＭＣｌ０゜−、ＭＣ１ｎと、ｎ
１ｌｉｆｆｉのメモリセ／Ｌ／ Ｍ Ｃ２０、−、ＭＣ
２ｎとが鏡像対称に配置されており、これらの２ｎ個の
メモリセルのフリップフロップ回路を構成するＭＯＳト
ランジスタのソースは１本の制御線ＣＬ３に共、通接続
される。この制御線ＣＬ３の電位はＭＯＳ）ランジスタ
Ｑｏｓ ＋ ＱＪ３１ ＱｘｓＫより制御され、制御線
φ８．φ８Ｍは列方向に走り、列デコーダ出方信号によ
り制御される。
次に本実施例の動作について説明する。制御線φ８は低
い方の基準電位Ｖｓｓまたはそれより約１ｖ程度高い電
圧に固定され、制御線φｓＭは、列デコーダにより選択
された時にはＶｓｓ−選択されない時は制御線φ８Ｍよ
りしきい電圧程闇高い中間電圧となる。
い方の基準電位Ｖｓｓまたはそれより約１ｖ程度高い電
圧に固定され、制御線φｓＭは、列デコーダにより選択
された時にはＶｓｓ−選択されない時は制御線φ８Ｍよ
りしきい電圧程闇高い中間電圧となる。
まず列が選択されない場合の動作について考える。ワー
ド線Ｗ Ｌｌ、 ＷＬ Ｑとも選択されない場合は、Ｍ
ＯＳトランジスタＱ１３．Ｑ２３ともオフ状態で。
ド線Ｗ Ｌｌ、 ＷＬ Ｑとも選択されない場合は、Ｍ
ＯＳトランジスタＱ１３．Ｑ２３ともオフ状態で。
メモリセル電流れる電流はＭＯＳ）ランジス四０３を通
して流れ、制御線ＣＬ３の電位Ｖ８３は約１〜２ｖにあ
る。この状態では電流は各メモリセルの抵抗Ｒ１３＋
Ｒ２３を流れるだけである。ワード線ＷＬ １ 、ＶＪ
ＩＪ ２のいずれか一方が選択されたとすると−ＭＯ８
）ランジスタＱ＋３１Ｑ２３のいずれか一方がオン状態
となるが、制御１腺φ５Ｍは列が選択されていないので
中間電位であり、制御線ＣＬ３には電流が流れない。よ
って制御線ＣＬ３の電位Ｖ、３は中間レベルにあり、各
メモリセルの電流引込み能力は弱く大電流が流れろこと
はない。このように列が選択されない場合には、ワード
線が選択されても、されなくとも大電流が流れろことは
ない− 次に列が選択された場合の動作について考えろ。
して流れ、制御線ＣＬ３の電位Ｖ８３は約１〜２ｖにあ
る。この状態では電流は各メモリセルの抵抗Ｒ１３＋
Ｒ２３を流れるだけである。ワード線ＷＬ １ 、ＶＪ
ＩＪ ２のいずれか一方が選択されたとすると−ＭＯ８
）ランジスタＱ＋３１Ｑ２３のいずれか一方がオン状態
となるが、制御１腺φ５Ｍは列が選択されていないので
中間電位であり、制御線ＣＬ３には電流が流れない。よ
って制御線ＣＬ３の電位Ｖ、３は中間レベルにあり、各
メモリセルの電流引込み能力は弱く大電流が流れろこと
はない。このように列が選択されない場合には、ワード
線が選択されても、されなくとも大電流が流れろことは
ない− 次に列が選択された場合の動作について考えろ。
列が選択された場合は、列デコーダ出力信号により制御
線φ８Ｍの電位は基準電位ｖｓｓに下げられろ。
線φ８Ｍの電位は基準電位ｖｓｓに下げられろ。
ワード線ｗｒ、＋ 、 ＷＬ２のいずれかが選択される
と、ＭＯＳ）ランジスタＱＩ３１Ｑ２３の一方が導通し
、制御線ＣＬａの電位■３も基準電位ｖｓｓに下がる。
と、ＭＯＳ）ランジスタＱＩ３１Ｑ２３の一方が導通し
、制御線ＣＬａの電位■３も基準電位ｖｓｓに下がる。
選択されたメモリセルの伝送用ＭＯ８）ランジスタＱ３
３゜ＱｅｓおよびＭＯＳトランジスタＱ４３．Ｑ５３の
基板ノ（イアスが低下し、しきい値電圧が下がる。同時
にゲートリース間の電位差が増大するため大きな引込み
電流が流れ、１対のビット線の片側が急速に低レベルの
′電位となり、ビット線にメモリセルの内容が伝達され
ろ。またワード線ＷＬ、、ＷＬ、のいずれもが選択され
ない場合は、制御線ＣＬ３の電位■８３は基準電位”ｓ
ｓに下がり、同時に各メモリセルの低電位側も基準電位
ｖｓｓに下がる。よって伝送用ＭＯＳトランジスタＱ３
Ｂ１Ｑ６３はオフ状態であり、大電流は流れない。
３゜ＱｅｓおよびＭＯＳトランジスタＱ４３．Ｑ５３の
基板ノ（イアスが低下し、しきい値電圧が下がる。同時
にゲートリース間の電位差が増大するため大きな引込み
電流が流れ、１対のビット線の片側が急速に低レベルの
′電位となり、ビット線にメモリセルの内容が伝達され
ろ。またワード線ＷＬ、、ＷＬ、のいずれもが選択され
ない場合は、制御線ＣＬ３の電位■８３は基準電位”ｓ
ｓに下がり、同時に各メモリセルの低電位側も基準電位
ｖｓｓに下がる。よって伝送用ＭＯＳトランジスタＱ３
Ｂ１Ｑ６３はオフ状態であり、大電流は流れない。
このように本実施例によれば、多ビツト構成の半導体記
憶装置についても、第１の実施例と同様に大幅に電流を
低ｔＣすることができる。またソー°ス乞共通接続する
制御線は、その特性面および設計面から行方向に配線ス
る場合がよい場合が多い。
憶装置についても、第１の実施例と同様に大幅に電流を
低ｔＣすることができる。またソー°ス乞共通接続する
制御線は、その特性面および設計面から行方向に配線ス
る場合がよい場合が多い。
したがって多ピット構成に限らず１ビツト構成の半導体
記憶装置についても本実施例を適用できる。
記憶装置についても本実施例を適用できる。
次に本発明の第３の実施例について茅４図を用いて説明
する。第２の実施例と同様にメモリセルが構成されてお
り、各メモリセルのソースを共通接続する制御線ＣＬ４
が行方向に走っている。この制御線ＣＬ４は、列デコー
ダの出力信号によって制御される制御線φ。によりＭＯ
ＳトランジスタＱｏ４゜Ｑ＋４乞介して制御されろ。こ
の制御線φ値の電位は２列選択時は高レベルであり１外
弁選択時は低レペルとなる。列選択時に制御線φ。の電
位が高レベルとなるとＭＯＳトランジスタＱ１４はオン
状態となり電流が流れるが、外弁選択時に制御線φ。の
電位が低レベルとなるとＭＣ８）ランジスタＱ１４はオ
フ状態となり電流はほとんど流れない。
する。第２の実施例と同様にメモリセルが構成されてお
り、各メモリセルのソースを共通接続する制御線ＣＬ４
が行方向に走っている。この制御線ＣＬ４は、列デコー
ダの出力信号によって制御される制御線φ。によりＭＯ
ＳトランジスタＱｏ４゜Ｑ＋４乞介して制御されろ。こ
の制御線φ値の電位は２列選択時は高レベルであり１外
弁選択時は低レペルとなる。列選択時に制御線φ。の電
位が高レベルとなるとＭＯＳトランジスタＱ１４はオン
状態となり電流が流れるが、外弁選択時に制御線φ。の
電位が低レベルとなるとＭＣ８）ランジスタＱ１４はオ
フ状態となり電流はほとんど流れない。
このように本実施例によれば、ＭＣ８）ランジスタＱｒ
＜がワード線ＷＬ＋に接続されていないため、ワード線
の負荷が軽くなり、信号伝播遅延乞防止できろ。
＜がワード線ＷＬ＋に接続されていないため、ワード線
の負荷が軽くなり、信号伝播遅延乞防止できろ。
なお、先の実施例においては抵抗を負荷とするようなメ
モリセルの半導体記憶装置についてであったが、ＣＭＯ
ＳメモリのようにＰチャンネルＭＯＳトランジスタを負
荷とするものや、デプレッション型ＭＯＳトランジスタ
を負荷とｊろＥ／Ｄ型構成のメモリセルの半導体記憶装
置でも本発明乞適用できろことはいうまでもない。
モリセルの半導体記憶装置についてであったが、ＣＭＯ
ＳメモリのようにＰチャンネルＭＯＳトランジスタを負
荷とするものや、デプレッション型ＭＯＳトランジスタ
を負荷とｊろＥ／Ｄ型構成のメモリセルの半導体記憶装
置でも本発明乞適用できろことはいうまでもない。
更に本発明は、第１図に示すように常に導通した状態の
ＭＯＳトランジスタＱｌｌ ＋ Ｑ２１によりビット線
ＢＬ、ＢＬが引き上げられているような構成に限らず、
クロックによりビット線ＢＬ、ＢＬのプリチャージ電荷
なう方式の半導体記憶装置にも適用することができろ。
ＭＯＳトランジスタＱｌｌ ＋ Ｑ２１によりビット線
ＢＬ、ＢＬが引き上げられているような構成に限らず、
クロックによりビット線ＢＬ、ＢＬのプリチャージ電荷
なう方式の半導体記憶装置にも適用することができろ。
以上の通り、本発明によれば選択されろ列に流れる無駄
な電流をなくし、低消費電力化が可能である。この低消
費電力により余裕の出た電力を周辺回路に配分すれば、
装置全体の高速化が図れる。
な電流をなくし、低消費電力化が可能である。この低消
費電力により余裕の出た電力を周辺回路に配分すれば、
装置全体の高速化が図れる。
更に本発明ではワード線の電位の立上がりと制御線の電
位の立下がりとを同時におこな〜・、またワード線の電
位の立下がりと制御線の電位の立上がりと？同時におこ
なうことができるため、列および行の選択動作および非
選択動作が短い時間ででき２更なる高速化が図れる。
位の立下がりとを同時におこな〜・、またワード線の電
位の立下がりと制御線の電位の立上がりと？同時におこ
なうことができるため、列および行の選択動作および非
選択動作が短い時間ででき２更なる高速化が図れる。
第１図は従来の半導体記憶装置を示す回路図、第２図は
本発明の第１の実施例による半導体記憶装置を示す回路
図、 第３図は本発明の第２の実施例による半導体記憶装置を
示す回路図２ 第４図は本発明の第３の実施例による半導体記憶装置を
示す回路図である。 ＷＬ ４ ＷＬ＋、 ＷＬ ２ ・・・ワード線、Ｂ
Ｌ、ＢＬ 、ＢＬｏ。 ＢＬｏ 、 ＢＬｎ、 ＢＬｎ−ビット線、ＣＬ、 Ｃ
Ｌ３． ＣＬ４゜φ３．φ３Ｍ＋φ。・・・制御線、Ｒ
１１＋ Ｒ２１＋ Ｒ１□、Ｒ２２１Ｒ１３１Ｒ３３・
・・抵抗、Ｑ４＋ ＋ Ｑｓ１＋ Ｑ４ｒ＋ Ｑｓｚ
＋ Ｑ４３ ＋Ｑｓａ・・・ＭＯＳトランジスタｂ Ｑ
３１ 、 Ｑａ＋ 、 Ｑ３２ ＋ＱＬ２＋Ｑｓａ ＋
Ｑ ａｓ−伝送用ＭＯ３）ランジスタ、ＭＣ。 ＭＣＩ、ＭＣ２，ＭＣｌ０．ＭＣ１ｎ、ＭＣ２０，ＭＣ
２ｎ・−・メモリセル。
本発明の第１の実施例による半導体記憶装置を示す回路
図、 第３図は本発明の第２の実施例による半導体記憶装置を
示す回路図２ 第４図は本発明の第３の実施例による半導体記憶装置を
示す回路図である。 ＷＬ ４ ＷＬ＋、 ＷＬ ２ ・・・ワード線、Ｂ
Ｌ、ＢＬ 、ＢＬｏ。 ＢＬｏ 、 ＢＬｎ、 ＢＬｎ−ビット線、ＣＬ、 Ｃ
Ｌ３． ＣＬ４゜φ３．φ３Ｍ＋φ。・・・制御線、Ｒ
１１＋ Ｒ２１＋ Ｒ１□、Ｒ２２１Ｒ１３１Ｒ３３・
・・抵抗、Ｑ４＋ ＋ Ｑｓ１＋ Ｑ４ｒ＋ Ｑｓｚ
＋ Ｑ４３ ＋Ｑｓａ・・・ＭＯＳトランジスタｂ Ｑ
３１ 、 Ｑａ＋ 、 Ｑ３２ ＋ＱＬ２＋Ｑｓａ ＋
Ｑ ａｓ−伝送用ＭＯ３）ランジスタ、ＭＣ。 ＭＣＩ、ＭＣ２，ＭＣｌ０．ＭＣ１ｎ、ＭＣ２０，ＭＣ
２ｎ・−・メモリセル。
Claims (1)
- 【特許請求の範囲】 ＭＯＳ）ラン′ジスタなドレイン゛・ゲート結合したフ
リップフロップヲ有するメモリセルがアレイ状に配列さ
れたメモリアレイと、前記メモリアレイの行方向のメモ
リセルを接続するワード線と２前記メモリアレイの列方
向のメモリセルを接続するビット線とを備え、前記ワー
ド線を活性化することにより前記メモリアレイの行方向
のメモリセル乞選択する半導体記憶装置において。 前記メモリセルのフリップフロップを構成する前記ＭＯ
Ｓトランジスタのソース端子を所定数の列ずつ共通に接
続してこれらのソース端子の電位乞制御する制御線を備
え、この制御線の電位乞、外弁選択時には所定の電位と
し、列選択時には基
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198634A JPS5990290A (ja) | 1982-11-12 | 1982-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198634A JPS5990290A (ja) | 1982-11-12 | 1982-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990290A true JPS5990290A (ja) | 1984-05-24 |
Family
ID=16394459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198634A Pending JPS5990290A (ja) | 1982-11-12 | 1982-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990290A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629593A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | スタテイツクメモリセルとその使用方法 |
| JPS62102498A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 |
| US4760562A (en) * | 1984-12-04 | 1988-07-26 | Kabushiki Kaisha Toshiba | MOS static memory circuit |
| US4768166A (en) * | 1984-04-28 | 1988-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor static memory device with cell grounding means for reduced power consumption |
| JPH02118992A (ja) * | 1988-10-27 | 1990-05-07 | Matsushita Electric Ind Co Ltd | スタティック形半導体記憶装置 |
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101191A (en) * | 1979-01-29 | 1980-08-01 | Agency Of Ind Science & Technol | Static random access memory cell circuit |
| JPS56153487A (en) * | 1980-04-30 | 1981-11-27 | Tokyo Electric Co Ltd | "kanji" (chinese character) printer |
-
1982
- 1982-11-12 JP JP57198634A patent/JPS5990290A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101191A (en) * | 1979-01-29 | 1980-08-01 | Agency Of Ind Science & Technol | Static random access memory cell circuit |
| JPS56153487A (en) * | 1980-04-30 | 1981-11-27 | Tokyo Electric Co Ltd | "kanji" (chinese character) printer |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4768166A (en) * | 1984-04-28 | 1988-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor static memory device with cell grounding means for reduced power consumption |
| US4760562A (en) * | 1984-12-04 | 1988-07-26 | Kabushiki Kaisha Toshiba | MOS static memory circuit |
| JPS629593A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | スタテイツクメモリセルとその使用方法 |
| JPS62102498A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 |
| JPH02118992A (ja) * | 1988-10-27 | 1990-05-07 | Matsushita Electric Ind Co Ltd | スタティック形半導体記憶装置 |
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7502273B2 (en) | Two-port SRAM with a high speed sensing scheme | |
| US4651304A (en) | EPROM memory device having a test circuit | |
| US4760561A (en) | MOS static type RAM having a variable load | |
| JP2001006370A (ja) | Ｓｒａｍ回路 | |
| JPH01251499A (ja) | 不揮発性半導体記憶装置 | |
| WO2004057621A1 (ja) | Ｃｍｉｓ型半導体不揮発記憶回路 | |
| US5708599A (en) | Semiconductor memory device capable of reducing power consumption | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| US4374430A (en) | Semiconductor PROM device | |
| US5020029A (en) | Static semiconductor memory device with predetermined threshold voltages | |
| US4404657A (en) | Semiconductor memory circuit | |
| US4063224A (en) | Circuit for the production of read-out pulses | |
| EP0398048A2 (en) | High-speed data reading semiconductor memory device | |
| US6088820A (en) | Static semiconductor memory device having test mode | |
| US4939696A (en) | Semiconductor memory device | |
| KR900004327B1 (ko) | 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 | |
| JPH10172287A (ja) | スタティック型半導体記憶装置 | |
| JPS5990290A (ja) | 半導体記憶装置 | |
| US4435789A (en) | Circuit for a read-only memory organized in rows and columns to prevent bit line potentials from dropping | |
| US4367538A (en) | Semiconductor memory device | |
| JPS5948890A (ja) | メモリ回路 | |
| KR910008942B1 (ko) | 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치 | |
| JPS5837636B2 (ja) | 半導体記憶装置 | |
| US5825687A (en) | Low voltage memory cell, circuit array formed thereby and method of operation therefor | |
| GB2213009A (en) | Memories with variable impedance bitline loads |