【発明の詳細な説明】[Detailed description of the invention]
産業上の利用分野
本発明は、文字放送の受信機等に使用されるデータスラ
イス回路に関する。
背景技術とその問題点
文字放送においては１文字のデータがテレビ信号中の１
０〜２１ （２７３〜２８４）番目の水平期間の内の任
意の２水平期間に重畳されている。すなわちデータの有
る期間と無信号期間とが混在している。このためデータ
の検出に当っては、データ信号の有る期間のみデータの
検出を行い、無信号期間にはノイズ等によって誤ったデ
ータが検出されないようにする必要がある。
ところで文字のデータは、例えば”１″（ホワイトヒー
ク）と“ｏ”（−＜デスタルレベル）の２値信号である
。そこでデータを検出する場合にはいわゆるデータスラ
イス回路が用いられる。
このようなデータスライス回路としては、まず固定また
は半固定にてスライスレベルを設定する回路がある。す
なわち第１図のような信号に対して、破線のようにスラ
イスレベルを設定する。これによれば無信号期間にはノ
イズ等はスライスレベル以下になるので、ノイズ等が誤
検出されることがなく、誤９のない良好なデータの検出
を行うことができる。
ところがこの場合に、スライスレベルが入力信号の状態
にかかわらず一定であるので、弱電界時等で信号レベル
が低下するとデータの検出が行えなくなるおそれがある
。またこれを考慮してスライスレベルを低く設定すると
、ノイズ等を誤検出するおそれがある。
これに対して信号の正負の両ピーク値を検出し適当な時
定数でホールドし、その中間をスライスレベルとする回
路がある。すなわち第２図のような信号に対して、それ
ぞれ細線で示すような正負の両ピーク値が検出され、こ
の中間の破線のようにスライスレベルが設定される。こ
れによれば信号レベルに追従してスライスレベルが設定
されるので、弱電界時等で信号レベルが低下してもデー
タを検出することができる。
ところがこの場合に、無信号期間では信号のピーク値が
ほとんど零になるので、設定されるスライスレベルはほ
とんどペデスタルレベルに等りくなる。このためわずか
なノイズ成分によって誤ったデータが検出されてしまう
おそれがある。
さらに上述のピーク値の検出において、入力信号中の、
データの始端の同期期間（クロックランイン）に相当す
る期間のみをダートし、この期間のピーク値からスライ
スレベルを設定し、１水平期間ホールドして検出するこ
とが行われているが、この場合も、クロックランインの
設けられていない完全な無信号期間においてはスライス
レベルが一２７’ｘタルＶベルと等しくなってノイズ成
分が検出されるおそれがある。
また上述のクロックランインでスライスレベルの検出を
行うと共に、このスライスレベルが、ペデスタルレベル
からホワイトビークまでの例えば１０〜５０％の範囲内
になるように規制することが提案された。例えば第３図
において、入力端子（１）からの信号がバッファ回路（
２）を通じてトラップ回路（３）に供給されてピーク値
の中間の値が取シ出される。この値がクリップ回路（４
）に供給されて上述の１０〜５０％の範囲でクリッピン
グされる。このクリッピングされた信号がサンプルホー
ルド回路（５）に供給され、端子（６）からのクロック
ランインに相当スる・マルスでサンプリングされてスラ
イスレベルが形成される。このスライスレベルと入力端
子（１）からの信号とがスライス回路（７）に供給され
、検出されたデータが出力端子（８）に取シ出される。
すなわち第４図Ａのような信号に対して一点鎖線のよう
なピーク値の中間の値が取り出され、これが細線で示す
１０〜５０％の範囲で規制される。
この信号が第４図Ｂのようなりロックランインに相当す
る・９ルスでサンプリングされ、破線で示すスライスレ
ベルが形成される。これによれば無信号期間においても
スライスレベルが１０％のＬ／ベベル規制されるので、
ノイズ成分等が誤検出されるおそれはない。
しかしながらこの回路において、弱電界時等でデータの
ピーク値が５０％以下に下がっている場合で、クロック
ランインに第５図に示すように高レベルのインパルスノ
イズが重畳されると、破線で示すスライスレベルは５０
チに近いレベルとなシ、データの検出が行えなくなって
しまうおそれがあった。また第６図に示すように弱電界
時等で信号のレベルが不安定な場合にはスライスレベル
が破線及び鎖線で示すように検出の度に変化し、データ
の検出が安定に行えなくなってしまうおそれもあった。
ところで上述の回路において、スライスレベル（５）
の検出をアナログ処理で行っている場合には、その積分
期間は例えばクロックランイン期間であって、これより
長期間にわたる積分効果を得ることができない。このた
めイン／４’ルスノイズや信号のレベル変動の影響を受
けやすくなっていた。
発明の目的
本発明はこのような点にかんがみ、インパルスノイズや
レベル変動に対してスライスレベルが安定に得られ、良
好なデータの検出が行えるようにするものである。
発明の概要
本発明は、入力信号からスライスレベルを検出し、この
検出されたレベルをＡＤ変換し、得られたデジタルデー
タ中の不当なデータを排除または妥当なデータに変換し
、この排除または変換後のデータの複数フィールド期間
にわたる平均値を算出し、この平均値を用いてスライス
を行うようにしたデータスライス回路であって、これに
よればインパルスノイズやレベル変動に対してスライス
レベルが安定に得られ、良好なデータの検出が行え（６
）
るものである。
実施例
第７図において、トラップ回路（３）からの信号が直接
サンプルホールド回路（５）に供給され、ホールドされ
た信号がＡＤ変換回路（功に供給されてデジタル信号と
され、このデジタル信号がデータ処理回路α諺に供給さ
れる。さらにこのデータ処理回路α→で算出された信号
がＤＡ変変換回路α例供給されてアナログ信号とされ、
このアナログ信号がスライス回路（７）に供給される。
他は第３図と同様にされる。
上述の回路において、信号をデジタル変換して処理を行
っているので、メモリを用いて複数フィールド期間にわ
たる積分処理を行うことができる。
さらに処理動作について第８図のフローチャートを参照
して説明する。
動作がスタートされると、まずステップ〔１〕において
各レジスタの値が次のように初期値セットされる。
Ｘ（Ｈ）→″３５”
Ｙ（Ｈ）→“０”
５（ｕ）→１３５”
Ｎ → ０
次にステップ〔２〕においてＨ＝９にセットされ、ステ
ップ〔３〕においてＮ＝Ｃが判断される。ここでＮ＝Ｃ
になっているときはステップ〔４〕においてＮ−＋Ｏに
され、ステップ〔５〕ニおイテＹ（■）／ｃがＳ （Ｈ
）のレジスタに収容され、ステップ〔６〕においてＹ（
Ｈ）→ａＯ”にされて、ステップ〔７〕においてＮ＝Ｎ
＋１にされる。またステップ〔３〕においてＮ（Ｃのと
きは直接ステップ〔７〕に進められる。
さらにステップ〔８〕においてＨ＝Ｈ＋１にされ、ステ
ップINDUSTRIAL APPLICATION FIELD The present invention relates to a data slicing circuit used in teletext receivers and the like. Background technology and its problems In teletext broadcasting, one character of data is one part of the television signal.
It is superimposed on any two horizontal periods among the 0th to 21st (273rd to 284th) horizontal periods. In other words, periods with data and periods with no signal coexist. Therefore, when detecting data, it is necessary to detect data only during a period when a data signal is present, and to prevent erroneous data from being detected due to noise or the like during a period when there is no signal. By the way, the character data is, for example, a binary signal of "1" (white heak) and "o"(-<destal level). Therefore, when detecting data, a so-called data slice circuit is used. As such a data slicing circuit, there is a circuit that sets a slice level at a fixed or semi-fixed level. That is, for a signal as shown in FIG. 1, the slice level is set as shown by the broken line. According to this, since noise and the like are below the slice level during the no-signal period, noise and the like are not detected erroneously, and good data can be detected without error 9. However, in this case, since the slice level is constant regardless of the state of the input signal, there is a risk that data cannot be detected if the signal level decreases due to a weak electric field or the like. Furthermore, if the slice level is set low in consideration of this, there is a risk of erroneously detecting noise or the like. On the other hand, there is a circuit that detects both the positive and negative peak values of a signal, holds them with an appropriate time constant, and uses the intermediate value as a slice level. That is, for a signal as shown in FIG. 2, both positive and negative peak values as shown by thin lines are detected, and the slice level is set as shown by a broken line in the middle. According to this, since the slice level is set to follow the signal level, data can be detected even if the signal level decreases due to a weak electric field or the like. However, in this case, the peak value of the signal is almost zero during the no-signal period, so the slice level to be set is almost equal to the pedestal level. Therefore, there is a risk that erroneous data may be detected due to a slight noise component. Furthermore, in the above-mentioned peak value detection, in the input signal,
The current practice is to dart only during the period corresponding to the synchronization period (clock run-in) at the start of the data, set the slice level from the peak value of this period, and hold it for one horizontal period for detection. However, in a complete no-signal period in which no clock run-in is provided, the slice level becomes equal to 127'×tal Vbell, and there is a possibility that a noise component will be detected. It has also been proposed to detect the slice level in the above-mentioned clock run-in and to regulate the slice level so that it falls within a range of, for example, 10 to 50% from the pedestal level to the white beak. For example, in Figure 3, the signal from the input terminal (1) is transferred to the buffer circuit (
2) is supplied to a trap circuit (3), and a value intermediate between the peak values is extracted. This value is the clip circuit (4
) and clipped within the above range of 10 to 50%. This clipped signal is supplied to a sample and hold circuit (5) and sampled at a frequency corresponding to the clock run-in from the terminal (6) to form a slice level. This slice level and the signal from the input terminal (1) are supplied to the slice circuit (7), and the detected data is taken out to the output terminal (8). That is, for a signal such as that shown in FIG. 4A, an intermediate value between the peak values as indicated by a chain line is extracted, and this value is regulated within a range of 10 to 50% as indicated by a thin line. This signal is sampled at 9 pulses corresponding to lock run-in as shown in FIG. 4B, and a slice level shown by a broken line is formed. According to this, the slice level is regulated by 10% L/bevel even during the no-signal period, so
There is no risk that noise components etc. will be detected incorrectly. However, in this circuit, when the peak value of data drops to 50% or less due to a weak electric field, etc., and high-level impulse noise is superimposed on the clock run-in as shown in Figure 5, the broken line indicates slice level is 50
If the level was close to 1, there was a risk that data could not be detected. Furthermore, as shown in Figure 6, when the signal level is unstable due to a weak electric field, etc., the slice level changes each time it is detected as shown by the broken and chain lines, making it impossible to stably detect data. There was also a fear. By the way, in the above-described circuit, when the slice level (5) is detected by analog processing, the integration period is, for example, the clock run-in period, and it is not possible to obtain an integration effect over a longer period of time. For this reason, it has become susceptible to interference noise and signal level fluctuations. OBJECTS OF THE INVENTION In view of the above points, the present invention is intended to stably obtain a slice level against impulse noise and level fluctuations, and to perform good data detection. Summary of the Invention The present invention detects a slice level from an input signal, performs AD conversion on the detected level, eliminates invalid data in the obtained digital data or converts it into valid data, and performs this elimination or conversion. This is a data slicing circuit that calculates the average value of subsequent data over multiple field periods and performs slicing using this average value. According to this, the slicing level is stabilized against impulse noise and level fluctuations. obtained, and good data detection can be performed (6
). In the embodiment shown in FIG. 7, the signal from the trap circuit (3) is directly supplied to the sample and hold circuit (5), and the held signal is supplied to the AD conversion circuit (converter) to convert it into a digital signal, and this digital signal is The signal calculated by the data processing circuit α is further supplied to the DA conversion circuit α and converted into an analog signal.
This analog signal is supplied to the slice circuit (7). The rest is the same as in FIG. In the above-described circuit, since the signal is processed by digital conversion, it is possible to perform integration processing over a plurality of field periods using a memory. Further, the processing operation will be explained with reference to the flowchart of FIG. When the operation is started, first, in step [1], the values of each register are set to initial values as follows. X(H)→“35” Y(H)→“0” 5(u)→135” N → 0 Next, in step [2], H=9 is set, and in step [3], N=C is determined. where N=C
When it is, it is set to N-+O in step [4], and in step [5], Y(■)/c becomes S (H
), and in step [6] Y(
H)→aO”, and in step [7] N=N
Increased to +1. Also, in step [3], when N (C), the process proceeds directly to step [7].Furthermore, in step [8], H=H+1 is set, and step
〔９〕において５（ｎ）の値が出力される。さらに
ステップ〔１０〕においてＸ（Ｈ） ＞ Ａが判断され
、ステップ〔１１〕においてＸ０Ｉ） ＜ Ｂが判断さ
れる。なおＡ（Ｂとする。ここでステップ〔１０） 、
（１１）が共に正しいときはステップ〔１２〕におい
てＹ（■）＝Ｙ（Ｈ） ＋Ｘ（Ｈ）とされる。またステ
ップ（１０） 。
〔１１〕のいずれか一方が不正のときはステップ〔１３
〕においてＹ（Ｈ）＝Ｙ（Ｈ）＋５（Ｈ）とされる。
さらにステップ〔１４〕においてＡＤ変換されたスライ
スレベルがレジスタＸ（Ｈ）に入力される。そしてステ
ップ〔１５〕においてＨ〉２１が判断され、不正のとき
はステップ〔８〕に戻され、正しいときはステップ〔２
〕に戻される。
このフローチャートにおいて、Ｈは受信されたテレビ信
号の水平期間の番号を示す。但し２７３〜２８４は１０
〜２１と読み変える。
ここでステップ〔１４〕で検出されたスライスレベルの
デジタル値が入力され、ステップ（１０）、 ［１１］
でこの値がペデスタルレベルとホワイトビークの例えば
１０〜６０チの間にあるかどうかが判別される。ここで
Ａ、Ｈの値はそれぞれ１０％及び６０％に対応した値”
１０’、”６０”とされる。そして間にあるときは、ス
テップ〔１２〕で入力された値がレジスタＹ（１１）の
値に加算され、間にないときはステップ〔１３〕で前回
の処理で算出された値（５（Ｈ）、但し初期にあっては
３５チに対応した値“３５″）がレジスタＹ（Ｈ）の値
に加算される。
この動作が１０〜２１番目の各水平期間ごとに行われる
。さらにステップ〔３〕にてこの動作が所定（９）
回数（Ｃ１例えば１００回）行われたか否かが判別され
、所定回数行われると、ステップ〔５〕でレジスタＹ（
Ｈ）の加算値がその所定回数で割算され、所定回数の間
の平均値が算出されてレジスタＳ （Ｈ）に収容される
。
そしてステップIn [9], the value of 5(n) is output. Furthermore, in step [10] it is determined that X(H) > A, and in step [11] it is determined that X0I) < B. Note that A (denoted as B. Here, step [10),
When both (11) are correct, Y(■)=Y(H)+X(H) is determined in step [12]. Also step (10). If either one of [11] is incorrect, step [13]
], Y(H)=Y(H)+5(H). Further, in step [14], the AD-converted slice level is input to register X(H). Then, in step [15], H>21 is determined, and if it is incorrect, the process returns to step [8], and if it is correct, it is returned to step [2].
]. In this flowchart, H indicates the number of the horizontal period of the received television signal. However, 273-284 is 10
~21. Here, the digital value of the slice level detected in step [14] is input, and steps (10) and [11]
Then, it is determined whether this value is between, for example, 10 to 60 degrees of the pedestal level and the white beak. Here, the values of A and H correspond to 10% and 60%, respectively.
10', "60". If there is a value in between, the value input in step [12] is added to the value of register Y (11), and if there is not, in step [13], the value calculated in the previous process (5(H ), however, in the initial stage, the value "35" corresponding to 35chi is added to the value of register Y(H). This operation is performed every 10th to 21st horizontal periods. Further, in step [3], it is determined whether this operation has been performed a predetermined number of times (C1, for example, 100 times), and when it has been performed a predetermined number of times, in step [5], register Y (
The added value of H) is divided by the predetermined number of times, and the average value during the predetermined number of times is calculated and stored in the register S (H). and step
〔９〕でレジスタ５（Ｈ）の値が出力さ
れて信号のスライスが行われる。
従ってこの回路において、例えば１００フィールド期間
にわたって積分された値が取り出されるので、上述のよ
うなインパルスノイズやレベル変動に対してスライスレ
ベルが不安定になることがなくなる。これによってデー
タの検出を常に良好に行うことができるようになる。
なおスライスレベルを固定にし、信号の振幅を調整する
ような場合においては、上述の算出値にて信号の利得を
制御するようすることもできる。
発明の効果
本発明によれば、インパルスノイズやレベル変動に対し
てスライスレベルが安定に得られ、良好なデータの検出
が行えるようになる。
（１０）At [9], the value of register 5 (H) is output and the signal is sliced. Therefore, in this circuit, a value integrated over, for example, 100 field periods is extracted, so that the slice level does not become unstable due to impulse noise or level fluctuations as described above. This allows data to be detected consistently. Note that in a case where the slice level is fixed and the amplitude of the signal is adjusted, the gain of the signal may be controlled using the above-mentioned calculated value. Effects of the Invention According to the present invention, slice levels can be stably obtained against impulse noise and level fluctuations, and good data can be detected. (10)
【図面の簡単な説明】[Brief explanation of drawings]
第１図〜第６図は従来の回路の説明のための図、第７図
は本発明の一例の構成図、第８図はその説明のための図
である。
（１）は入力端子、（３）はトラップ回路、（５）はサ
ンプルホールド回路、（７）はスライス回路、（８）は
出力端子、０１）はＡＤ変換回路、ａ→はデータ処理回
路、α１はＤＡ変換回路である。
同 松阪・秀崎
（１１）
第５図
第８図1 to 6 are diagrams for explaining conventional circuits, FIG. 7 is a configuration diagram of an example of the present invention, and FIG. 8 is a diagram for explaining the same. (1) is an input terminal, (3) is a trap circuit, (5) is a sample hold circuit, (7) is a slice circuit, (8) is an output terminal, 01) is an AD conversion circuit, a→ is a data processing circuit, α1 is a DA conversion circuit. Matsusaka/Hidesaki (11) Figure 5 Figure 8