JPS598963B2 - リミタ−回路 - Google Patents

Description

【発明の詳細な説明】 本発明はリミターに関するものであり、特に信号の振幅
を制御された仕方で制限することを必要とする圧縮器及
び伸長器を含む雑音低減システムに於けるリミターに関
するものである。

斯かるシステムの各種の例は英国特許第 １１２０５４１号明細書に記載されているが、そのうち
特に、必要な制限作用を効果的に行う為に平衡させて配
置した複数のダイオードの電圧対電流特性を利用するこ
とが記載されている。

制御リミターの基本的素子として電界効果トランジスタ
ー（以下ＦＥＴと記載する）を使用することは周知とす
るところである。

ＦＥＴのソースードレイン回路は信号路を分路し、この
ＦＥＴのゲートに制御信号が供給される。

本発明はＦＥＴリミターの改良に関するものであり、歪
を低減できると同時に、ＦＥＴ特性の再現性に過度に依
存することなく制限作用特性を正確に確立せしめること
が出来るＦＥＴリミターに関するものである。

歪の低減は各種オーディオ装置の為の音節圧縮器及び伸
長器に関して極めて重要であるが、本発明け一般的に前
述した英国特許第１１２０５４１号明細書に記載された
性質を有する雑音低減システムに適用すると否とに拘わ
らず各種のリミターに応用されるものである。

そして本発明は特に前記英国特許第１１２０５４１号明
細書に記載された発明の如く、可変遮断周波数を有する
フィルターとして役立つリミターに適用出来得るもので
ある。

ＦＥＴリミター回路で歪を低減する既知の方法にはＦＥ
Ｔ出力電圧の半分をそのゲートに供給される制御電圧に
加算するものがある。

これはＦＥＴ出力電圧と直流制御電圧とを抵抗により結
合することによって達成されるものであり、そしてこの
制御電圧はプロセス中に必然的に減衰され、これは場合
によっては有用な制御信号を消費してしまう。

また前述した英国特許第１１２０５４１号明細書に於い
て述べた如きダイオード・リミター回路によれば高い精
度で以ってダイオード減衰器の減衰対制御電圧特性を確
立することが可能と同時にその再現が出来るものである
。

然しなからＦＥＴのばらつきの為に均一な再現性をもつ
制御特性を得ることは製造上容易でない。

本発明の他の目的は上記したような欠点を有さないリミ
ターを提供することにある。

本発明によれば、入力端から出力端まで延びかつ直列の
インピーダンスを含む信号路を有し、該信号路は電界効
果トランジスタのソースートレイン回路によって分略さ
れ、該トランジスタのゲートは該トランジスタによって
導入される減衰を制御電圧によって制御するように制御
端子に接続されている型のリミター回路において、前記
信号路は複数の直列インピーダンスを含み、これらの直
列インピーダンスにそれぞれ後続して前記信号路を分路
する電界効果トランジスタが設けられ、これらのトラン
ジスタのゲートはこれらのトランジスタが相異なる制御
電圧スレショールド値において導通し始めるような構成
をもってこれらのトランジスタにより導入される減衰を
制御電圧により制御するように単一の匍脚端子に接続さ
れているようにしたリミター回路が供給される。

各種雑音低減システム装置への応用に於いては、二個の
トランジスターを用いることが良好な結果？与えること
が見い出されているが、所望に応じて二個以上のトラン
ジスターを用いることも可能である。

斯かるトランジスター夫々が導通し始める各スレショー
ルド値は入力端に最も近い第一のトランジスターから導
通し始めるようなものにするのが望ましい。

第一のトランジスターの導通によって先ず数ｄＢの減衰
が得られると共に、それに関連して低インピーダンスを
用いることによってこの減衰を具合良く制御することが
可能であり、このことは雑音低減装置にとって重要なこ
とである。

次に所望とする残りの減衰を得る為に第二のトランジス
ターを導通開始させると（トランジスターは二個だけと
仮定する）、第一のトランジスターは第一段の減衰値を
正確に保つのを確保するように完全に導通状態に移行す
ることとなる。

複数のトランジスターを備えた斯かる回路は以下に述べ
るように他の構成の回路と結合された形で実現すること
も可能である。

以下図面を参照して本発明をより一層詳細に説明する。

図示された回路のいずれに於いても信号路に設けたイン
ピーダンスの全ては夫々抵抗器であるが、上述した如く
リミツター機能及びフィルター機能を結合させる必要が
ある場合にはキャパシター、インダクター又は複合イン
ピーダンスを使用することも可能である。

まず、本発明のリミター回路の説明に先立って第１図、
第２図および第３図を参照して本発明の基礎の理解に役
立つリミター回路を説明する。

これらのリミター回路を説明する理由は、これら第１図
、第２図および第３図の回路は入力端から出力端まで延
びる信号路に減衰量制御用の分路を設けた構成のリミタ
ー回路を理解するのに役立つものであり、また、本発明
はこれらの回路のいずれかと結合された形で実現するの
が容易だからである。

第１図に於いて、入力端子１０は抵抗Ｒ１及び利得Ａを
有する増幅器９を通して出力端子１１に，接続される。

信号路は入力端子１０と大地間に接続したＦＥＴ１２で
以って分路されており、制御端子１３は制御電圧を供給
するためにＦＥＴ１２のゲートに接続され、この制御電
圧がＦＥＴ１２で導入される減衰を決定する。

制御信号は一例の手段として入力端子１０と出力端子１
１とに接続した図示の回路１４で以って発生させられる
。

前記英国特許第１１２０５４１号明細書に記載された如
く、リミター制御信号はりミターへの入力および或はリ
ミターからの出力を整流し且平清にすることによって得
ることが出来る。

最終平滑キャパシターＣ１の一方の端子は図の如く制御
端子１３に接続しており、該キャパシターＣ１の他方の
端子は通常の方法に従って接地されているのではなくて
利得Ｂを有する増幅器１５の出力に接続されており、こ
の増幅器１５は増幅器９と一緒になって２分の１に等し
い合計実効利得を生じさせる。

これらの増幅器９，１５の全体の入力はＦＥＴ１２の出
力端子に接続されている。

ここに１ 利得関係はＡＢ＝Ｔとして表わすことが出来る。

増幅器１５は低出力インピーダンスを有している。

それ故、増幅器１５の出力点はキャパシターＣ１に対し
基準電位を与える見掛け上の太地レベルに相当する点と
みることができ、キャパシターＣ０は制御電圧に対する
平滑キャパシターとして作用しうる。

実際上の回路に於いては、増幅器９は高い利得を有し、
増幅器１５の減衰を適宜補償する。

従ってキャパシターＣ１の平滑作用を害することな＜Ｆ
ＥＴ１２によって導入された歪を低減させるようにＦＥ
Ｔ１２の出力電圧の半分をキャパシター０１を通してＦ
ＥＴ１ ２のゲートに帰還させる。

ＦＥＴの出力電圧の半分をそのＦＥＴのゲートに帰還す
ることにより、ＦＥＴにより導入される歪を低減できる
ことは、次の文献に詳細に記載されている。

（イ） 「電圧可変抵抗器としてのＦＥＴＪ、トツド・
カール・ディー（ Ｔｏｄｄ Ｃａｒ ｌ Ｄ− ）、
Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ，第６６頁乃至第
６９頁、１９６５年９月１３日。

（０） ｒＦＥＴを使用した制御アテエニュエータに
おける歪低減」、フオン・オー・エイチ・ピー（ Ｙｏ
ｎ ＯｗＨ−Ｐ− ） 、ＰｒｏｃｅｅｄｉｎｇｓＬｅ
ｔｔｅｒｓ ， ＩＥＥＥ，第１７１８頁乃至第１７１
９頁、１９６８年１０月。

Ｇ／→ 「電界効果トランジスタを使用する電圧制御ト
ランジスタ」、ゴスリング・ダブリュー（Ｇｏｓｌｉｎ
ｇＷ．）、ＩＥＥＥ Ｔｒａｎｓ Ａｕｄｉｏ，ＡＵ−
１３、第１１２頁乃至第１２０頁、１９６５年９月〜１
０月。

制御電圧発生回路１４は図を簡略化する意味で以後に述
べる図面の回路では省略してある。

第２図に於いて２分の１の係数は第１図におけるのと異
なる仕方で導入される。

両増幅器９及び１５は総合利得ＡＢを有する。

平滑キャパシター０１はキャパシターＣ２及びＣ３に分
割されており、両キャパシターのキャパシタンスの和が
キャパシターＣ１のキャパシタンスに等しい。

これらのキャパシターはＦＥＴ出力１ 電圧の半分のみを帰還させるように一の比の２ＡＢ 電圧デバイダとして動作する。

換言すれば、それＣ２１ はＡＢＸ（−）＝一となるようにしてある。

Ｃ２＋Ｃ３ ２ 第３図に於いて入力端子１０は二出力端を有する相分割
器１６に接続されており、該二出力端は等しい抵抗値の
二個の抵抗Ｒ２及びＲ８を通じて差動増幅器１７の二入
力端に結合されている。

出力端子１１はこの増幅器の出力端に接続される。

このプッシュ・プル信号路は各抵抗と差動増幅器１７と
の間に於いて減衰を与えるためのＦＥＴ１２で分路され
ており、ＦＥＴ１２のゲートは制御端子１３と平滑キャ
パシター０１とに接続されている。

この平衡構成により、通常発生される偶数次の歪が実質
上減少する。

以上第１図ないし第３図に示された回路のいずれにおい
ても、入力端子１０から出力端子１１まで延びる信号路
に対する分路のインピーダンスが制御信号により制御さ
れることによって結局出力端子１１に現われる信号の大
きさが変化し、出力端子１１には振幅制限された信号が
得られる。

これらの回路のうち、第１図および第２図の回路は、平
滑キャパシター（Ｃ１またはＣ２）が帰還信号を結合す
る機能と平滑作用を行なう機能との２つの機能を有する
ことから回路構成を簡単にするという利点を与え、更に
帰還のためにキャパシターが設けられているという事実
は制御端子１３に得られる制御電圧を歪の極めて小さい
ものにするとい，う利点を与える。

また、第３図の回路は、プッシュプル形を有することか
ら偶数次高調波を相殺させて歪を低減するという利点を
与える。

以下に説明する本発明の回路は、入力端から出力端まで
延びる信号路に減衰量制御用の分路を設ける点では第１
〜３図のものと同様であるが、分路のインピーダンスを
制御する構成の部分が相違しており、制御電圧対出力電
圧の関係を所望のものに定める正確さを高くできるとい
う利点を有し、そして第１〜３図の回路と組合わせて用
いられた場合は第１〜３図の回路を更に改善したものと
することができる。

第４図は本発明の一実施例を示す。

第４図に示す二個のＦＥＴ１８および１９を有するリミ
ターは所望の特性を簡易に得る為に使用される。

入力端子１０は直列に接続した二個の抵抗Ｒ４及びＲ５
並びに増幅器９を介して出力端子１１に接続される。

抵抗Ｒ４は第一のＦＥＴ１ ８と抵抗Ｒ６との直列回路
により構成される分路アームに接続される。

一方抵抗Ｒ５は第二のＦＥＴ１９と抵抗Ｒ７との直列回
路により構成される分路アームに接続される。

制御端子１３はＦＥＴ１Ｂおよび１９の各ゲートに結合
されるが、単なる電池２０として略図してあるバイアス
電圧源はＦＥＴ１９のゲートにのみ結合してあり、斯く
して制御端子１３上の制御電圧が増加するに従って、先
ずＦＥＴＩ ８のみが導通し始め、続いてＦＥＴ１９が
導通し始めることとなる。

実際には、前記バイアス源２０は固定基準電圧に対する
抵抗性デバイダ、シリコン・ダイオード、ツエナー・ダ
イオード、又はリミター回路自体或いは他の外部回路の
信号から得られる電圧で構成しうる場合かある。

以上述べたバイアス機構に於いて、ＦＥＴ１ Ｂおよび
１９はピンチ・オフ電圧に関して整合される。

他の方法として、両ＦＥＴのゲートを制御端子１３に共
通接続し、両ＦＥＴのピンチ・オフ電圧を異なる値に選
定することもできる。

両ＦＥＴの制御電圧スレショールド値を異ならせる方法
はその他種々あり、制御電圧を互に異なる程度だけ減衰
させてゲートに加えてもよい。

雑音低減装置に於いて、最初の数ｄＢの減衰が良好に制
御されそして用いられた特定のＦＥＴの特性と殆んど無
関係であることが重要であるが、これは充分に低い値の
抵抗Ｒ４及びＲ６を用いることによって最もよく達成さ
れる。

第一のＦＥＴ１８は第二のＦＥＴ１９以前に導通し始め
るようにバイアスされ、そして第一のＦＥＴＩ８及び両
抵抗Ｒ， ， Ｒ６（夫々例えばＩＯＫＱ及び４．７Ｋ
Ｇの抵抗値を有する）からなる第一の減衰器は小規模の
減衰量（例えば１０ｄＢ）を与えるだけである。

先ず数ｄＢの減衰が第一のＦＥＴ１Ｂに上って効果的に
達成された後に、続いて第二のＦＥＴ１９が導通し始め
て所要減衰量の残りの全てを与える。

雑音低減システムに於いてはこの様にして治二のＦＥＴ
が所望のダウン・ター二冫グ（ ｄｏｗｎ − ｔｕｒ
ｎｉｎｇ ）制限特性のほとんどを与える。

このダウン・ターニング特性は前記英国特許第１１２０
５４１号明細書に記載されているところである。

高精度及び高再現性が比較的高い減衰値（例えば３０ｄ
Ｂ）に於いてさえも達成されるが、その理由は第一のＦ
ＥＴ１８が前記諸条件下で完全に導通していて正確な値
の第一減衰を与えるからである。

雑音低減システムへの応用に於いて過渡時の信号の制限
作用が対称的になることが望ましい。

これに関連するクリツピング・ダイオードの使用は前記
英国特許第１１２０５４１号明細書に記載されていると
ころである。

例えば第４図の回路に於いて、出力端に対称的にバイア
スされたクリツピング・ダイオードを用いることはある
場合に種々の利点がある。

これらのダイオードはリミターの動作開始時間（アタッ
ク時間）中にいずれかのＦＥＴが非対称信号成分を発生
するのを防止するものである。

このリミターの動作開始時間中には、印加された大きな
信号電圧は相当大きなＦＥＴ非直線性を生じさせてしま
う場合がある。

第５図は第４図の構成を第１図の構成と結合した形で実
現した本発明の他の実施例を示し、第１図の構成の利点
に加えて減衰特性を正確に制御できる利点を有する。

明らかに第４図を第２図と結合することも可能である。

第５図に於いて、平滑キャパシターＣ１に加えられる修
正電圧は第一のＦＥＴ減衰器によって生ぜしめられる歪
を低減できるであろう（この時他の減衰器はカット・オ
フの状態のままであるので）。

第二のＦＥＴ１９が導通し始めると（従って帰還される
歪補償電圧が低減する）、第一のＦＥＴ１８によって生
ぜしめられる減衰は歪を第一のＦＥＴ１８のみならず第
，二のＦＥＴ１ ９においても許容しうるような十分低
い値に押えるのに充分なものとなる。

第６図は第４図の構成を第３図の構成と結合する一方法
を示す。

第一のＦＥＴ１８は歪の主要源となるので、ＦＥＴ１Ｂ
のみがプッシュ・プル平衡形とされているが、希望する
場合は、両段ともプッシュ・プル形とすることもできる
。

また、第４図、第５図及び第６図の拡張としてそれ等に
第三〇ＦＥＴ減衰段（又は他の付加的段）を付力ロする
こともできることは明白であろう。

【図面の簡単な説明】

第１図は参考例としてのリミター回路を示す図、第２図
は第１図を変形した参考例としてのリミター回路を示す
図、第３図は別の参考例としてのリミター回路を示す図
、第４図は本発明の一実施例を示す図、第５図は本発明
の他の実施例を示す図、第６図は本発明の変形例を示す
図である。 １０：入力端子、１１：出力端子、１２：電界効果トラ
ンジスタ、１′３：制御端子、１６：相分割器、１８，
１９：電界効果トランジスタ、Ｃ１：平滑キャパシター
、Ｒ４， Ｒ５：直列インピーダンス。

Claims (1)

【特許請求の範囲】
1. １ 人力端子から出力端子まで延びかつ直列のインピー
   ダンスを含む信号路を有し、該信号路は電界効果トラン
   ジスタのソースードレイン回路によって分路され、該ト
   ランジスタのゲートは該トランジスタによって導入され
   る減衰を制御電圧によって制御するように制御端子に接
   続されている型のリミター回路において、前記信号路は
   複数の直列インピーダンスＲ４， Ｒ５を含み、これら
   の直列インピーダンスにそれぞれ後続して前記信号を分
   略する第１及び第２の電界効果トランジスタ１８，１９
   が設けられており、前記第１のトランジスタ１８は低い
   抵抗器Ｒ６と直列でありかつ前記複数の直列インピーダ
   ンスの内の第１の直列インピーダンスＲ４もまた低い値
   の抵抗器であり、前記第１及び第２のトランジスタ１８
   ．１９のゲートはこれらトランジスタにより導入される
   前記減衰を制御電圧にて制御するために単一の制御端子
   へ接続されて、それにより前記第１及び第２のトランジ
   スタが導通を開始する前記制御電圧の低スレショールド
   値及び高スレショールド値を夫々有するようにし、その
   結果複合減衰特性を与えること、及び該複合減衰特性の
   低レベル部分は最小減衰量及び最大減衰量の間で前記第
   １トランジスタ１８により制御され、前記最小減衰量及
   び前記最大減衰量は夫々前記第１トランジスタが実質的
   非導通状態及び完全導通状態のときの前記第１トランジ
   スタに関係した前記低い値の抵抗器Ｒ６及び前記第１の
   直列インピーダンスＲ４によって前記第１トランジスタ
   の特性とは無関係に定められること、を特徴とするリミ
   ター回路。