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JPS5984475A - 電界効果型トランジスタ - Google Patents

電界効果型トランジスタ

Info

Publication number
JPS5984475A
JPS5984475A JP19340582A JP19340582A JPS5984475A JP S5984475 A JPS5984475 A JP S5984475A JP 19340582 A JP19340582 A JP 19340582A JP 19340582 A JP19340582 A JP 19340582A JP S5984475 A JPS5984475 A JP S5984475A
Authority
JP
Japan
Prior art keywords
layer
field effect
electrons
semi
effect device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19340582A
Other languages
English (en)
Other versions
JPH0354465B2 (ja
Inventor
Yoshifumi Katayama
片山 良史
Yoshimasa Murayama
村山 良昌
Kiyokazu Nakagawa
清和 中川
Juichi Shimada
嶋田 寿一
Eiichi Maruyama
瑛一 丸山
Yasuhiro Shiraki
靖寛 白木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP19340582A priority Critical patent/JPS5984475A/ja
Publication of JPS5984475A publication Critical patent/JPS5984475A/ja
Publication of JPH0354465B2 publication Critical patent/JPH0354465B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は電界効果トランジスタに係シ、特に超高速で動
作するのに好適な電界効果トランジスタに関する。
〔従来技術〕
従来の電界効果トランジスタは、MOSトランジスタが
その代表的な例であるが、その動作原理はチャンネルと
呼ばれる能動領域中のキャリア濃度を電界効果(通常ゲ
ート電圧によって供給される)によシ増減することにょ
シ、ソース、ドレイン間のコンダクタンスを変化させる
ことに基づいている。この電界効果トランジスタを高速
で動作させようとするときの動作限界の1つは、チャン
ネルをキャリヤが通過するに要する時間(走行時間、t
ransit time ) rである。たとえば、チ
ャンネル長1μmのSiMOSトランジスタを例にとる
と、Si内の電子の飽和速度は2×107crn/ s
eaであるから、チャンネル内の走行時間τはτ=(チ
ャンネル長)/(飽オロ速度)= I X 10−’(
crn)/ 2X 10’ (cm/5eC)=5pS
t3c であり、MOf9)ランジスタの動作速度はこれを越え
ることは、その動作原理から見て不可能である。
一方、移動度を太きくシ、走行時間を短くすることを目
的として、低温での動作が盛んに提唱されているが、飽
和速度は温度によってあまシ変化しないので、走行時間
をこれ以上短くすることはほとんど不可能である。
〔発明の目的〕
したがって、電界効果トランジスタの動作速度を飛躍的
に向上させるには、従来と全く異なった動作原理に基づ
く電界効果トランジスタの開発が必要であシ、本発明の
目的はこのような電界効果トランジスタを提供すること
にある。
〔発明の概要〕
上記の目的を達成するために、本発明では、正孔と電子
が同一層内にあるビスマス(Bj)等で代表される半金
属薄層、または適当な半導体薄層の組合せでのその界面
近傍に形成される半金属的性質を有する薄層に絶縁物ま
たは半導体のへテロ接合を介して電界を印加することに
よシ、半金属的性質を有する薄層のコンダクタンスを変
化させることをその動作原理としたものである。
以下、本発明のもとになっている半金属および半導体の
薄層を組合せることによシ、その界面近傍に形成される
半金属的性格を有する薄層について説明する。
ビスマス(Bi)に代表される半金属とは、その電子構
造におい1伝導帯の最低エネルギー準位が価電子帯の頂
上よシも低いところに位置するため、不純物をドープし
なくても、伝導電子と正孔の両者が共存し、金属的な電
気伝導特性を示す物質である。しかし、この伝導電子お
よび正孔の濃度はlXl0”錆−1程度であシ、伝導電
子の濃度がlO!2ω−3程度の金属よシははるかに低
い。
さらに、ビスマスの場合について詳しく説明すると、電
気伝導度は有効質量が小さく、移動度の大きな伝導電子
によって殆んど決っているが、異なった符号の荷電を有
する正孔が伝導電子とほぼ同じ濃度で存在するために、
同一符号のキャリヤしか存在しない金属や半導体では見
られない特異な現象を示すことがある。たとえば、ビス
マスの単結晶薄片の面内のある方向(X方向とする)に
電界を印加し、電流を流し、この薄片と直焚する方向(
Z方向とする)に磁界を印加する。このような場合、伝
導電子または正孔の一方しか有しない半導体または金属
においては、電流および磁界の両者と直焚する方向(Y
方向)にホール電圧と呼ばれる電圧が生じることはよく
知られている。
しかし、半金属の場合には、電流と磁界によって生じる
ローレンツ力が電子と正孔に対して同じ方向に働くため
、両者とも同じ側に曲げられ、負の荷電を有する電子と
正の荷電を有する正孔が打ち消し合い、ホール電圧を生
じない。このような現象は半金属においてのみ見られる
ものである。
本発明は、この半金属の薄層に厚さ方向に電界を印加す
ることによシ、この薄層中の電子および正孔の濃度を変
化させることにょシ、この薄層のコンダクタンスを変化
させることを基本動作原理としている。
つぎに、異種の半導体薄層を重ね合せることによシ、界
面に形成される半金属的性質を有する薄層について説明
する。
このような性質を有する薄層の例としては、L。
L、 ChangらがInAsとGaSbとのへテロ界
面について報告しているものがある(Appl、 Ph
ys。
Left、3上、、939  (1979))、すなわ
ち、分子線エピタキシー法等によシ形成されたInAs
−GaSb   ’界面では、この二つの物質の仕事関
数と電子エネルギー構造の相対関係によシ、後に第3図
のところで説明するように、界面のI n A s側に
伝導電子が、Garb側忙正孔が近接して存在するよう
になる。このように、正孔と電子の2種のキャリヤが極
〈近接して存在する状態を、半金属的性質を有する状態
と定義する。
〔発明の実施例〕
以下、本発明を実施例によシ詳細に説明する。
実施例 1 本実施例の構成および動作原理を第1図を用いて説明す
る。
0、1Ω・確のn形Si基板11の上に分子線エピタキ
シー法で13iをエピタキシャル成長させ、厚さ80n
mのBi薄層12を得る。この13i薄層は、電子およ
び正孔の両者を2 X 10 ”cm−”有する半金属
層である。極低温(4,2’K )における電子の移動
度は約8 X 10’ crl/V・灘に達する大きな
値を有し、正孔の移動度はこれに比べて1桁以上小さい
ので、極低温では正孔、電子の両者とも存在するが、電
気伝導度は電子の濃度のみで決っている。
このBi薄層12の上に50nmの厚さのA t203
膜を電子線蒸着法によ多形成する。つぎに、写真食刻法
によシ、ゲート部のkt20s膜13だけを残して他の
A40aを除去する。ついで、同じく電子線蒸着法で全
面に金を11000nの厚さに蒸着し、さらに写真食刻
法にょシ、不要部分を除去して、ゲート電極14、ソー
ス電極15、ドレイン電極16を形成する。
つぎに、上記素子の動作原理を説明する。
基板11に対して、+VGボルトだけ、ゲート電極14
にバイアスをかけた場合を想定する。いまBi薄層12
とゲート電極14で、絶縁M13をはさむことによって
形成されている静電容量をCとする。精密には基板11
からBi薄層12、絶縁膜13を通ってゲート電極14
までを自己無撞着的に解くことが必要であるが、おおむ
ね、Q=Cvで与えられる負の電荷がBj薄層12内の
絶縁膜13に近い側に誘起され、同じだけの正の電荷が
基板ll側の方に誘起される。これは13i層12内の
絶縁膜13に近い側で電子濃度が大きくなハ基板11の
側で正孔の濃度が大きくなることで達成される。さきに
記したように、4.2’にではBiの電気伝導度は電子
のみによって決っているので、ソース、ドレイン間のコ
ンダクタンスが大きくなったことになる。また、この際
の電荷の移動は、MOSトランジスタの場合とは異な如
、Bi薄層内の電子と正孔の偏極のみによシ達成できる
ので、Biの誘電緩和時間の程度の非常に短い時間内(
(lps)に起る。
第2図に本実施例の電界効果素子の静的動作特性を示す
。図から見て分るように、本素子は基本的にはノーマリ
・オン(nomally on )の三極管動作が中心
である。また、ドレイン電圧、電流特性は、素子の平面
上の幾伺学的な構造パラメータで適当なところを選ぶこ
とができる。
また、この実施例では、分子線エピタキシー法で成長し
たBiを用いるためにSi基板を用いたが、サファイア
等の絶縁物基板の方が好ましい。
また、本実施例では、エピタキシャル成長の13i単結
晶薄層を用いたが、その動作原理から考えて、他の半金
属薄層でも同様な動作ができることはもちろんである。
また、この半金属薄層は多結晶であってもよい。
つぎに、実施例2以下の具体的構造を示す前に、異種の
半導体の界面または超格子構造を用いると、電子によシ
ミ気伝導が行なわれる層と正孔によシミ気伝導が行なわ
れる層を空間的に非常に近接して作成することができる
ことを示す。
第3図は、n型Garbとp型InAsのへテロ接合l
Ii近のエネルギー図である。Garbと工n A S
の仕事関数、バンドギャップ等の関係で、第3図に模式
的に示したように、31で示した逆三角形のポテンシャ
ルの井戸の中に電子がたまシ、32で示した三角形のポ
テンシャルの井戸の頂上に正孔がたまシ、これらが紙面
に垂直な方向には自由な電子および自由な正孔として運
動している。すなわち、界面に沿った面内の方向では、
自由電子と自由正孔が共存する半金属的な性質を有する
薄層が存在する。
また、第4図はり、 L、 Changら(IBM)に
よってはじめて報告されたG a A sとInAsの
超格子の電子エネルギー構造の模式図である。Chan
gらによれば、GaAsとI n A sの厚さが適当
な範囲にある時は、工nASの電子の性格の強く現われ
た状態のエネルギーが、GaSbの正孔の性格が強く現
れた状態のエネルギーよシ下にきて、半金属的な状況が
実現する。この場合、電子41はほぼJnAsの層に局
在し、正孔42はほぼGarbの層内にほぼ局在してい
る。
実施例2以下は、実施例1の代シに、第3図で象徴され
る異種の半導体間の接合、または、第4図に示された半
導体の超格子で半金属的性質ある範囲のものを用いたも
のである。
実施例 2 本実施例を第5図を用いて説明する。
半絶縁性の() a A s基板51の上に、分子線エ
ピタキシー法を用いて、格子定数を合わせるためのGa
t−xInxsbt−yAsyからなるバッファ一層5
2を2μmの厚さで形成し、ついで、この上にイオウ(
S)を5 X 10 ”cm−”の濃度で含む厚さ1.
5μmのGaSb層53全53し、さらにその上に1μ
mの厚さのInAsnAs全54して分子線エピタキシ
ー法で形成する。しかる後、その上に厚さ1100nの
絶縁物ノー55を形成する。そのあとのゲート電極56
、ソース電極57、ドレイン電極58を実施例1と同様
にして形成し、電界効果トランジスタを作成する。この
素子の静的動作特性を測定したところ、実施例1の第3
図と類似した特性が得られた。
ここでは、ゲート電極56下に絶縁物層を用いたが、こ
れを工n A 8よりバンドギャップの広い半導体層で
おき代えて、ペテロ接合としてもよい。
実施例 3 実施例2と同様に半絶縁性G a A s基板61上に
、分子線エピタキシー法を用いて、第6図に示すように
厚さ2μmのバッフ叛畜62を、さらにその上に第4図
で説明した構造の超格子層63を連続成長させ、ついで
、電子線蒸着法によシ、その上に絶縁物層64を150
nmの厚さに蒸着する。
その後の電界効果トランジスタの形成は、実施例1と同
様でおる。65はゲート電極、66はソース電極、67
はドレイン電極である。このようにして作成した電界効
果トランジスタの静的動作特性を測定したところ、第2
図と類似の特性が得られた。
また、絶縁物層64とゲート電極65の間に分子線エピ
タキシー法で形成した半導体層をつけ加えてもよい。
〔発明の効果〕
以上詳述したところから明らかなように、本発明の電界
効果トランジスタは従来のものと全く異なる動作原理に
基づく新規なものであシ、動作速度を飛躍的に向上させ
ることができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例の電界効果トランジスタ
の構成図、第2図は第1の実施例の電界効果トランジス
タの静的動作特性を示す図、第3図はGaAs−InA
s界面付近の電子構造の模式図、第4図はGaAs−I
nAs超格子の電子構造の模式図、第5図及び第6図は
それぞれ本発明の他の実施例の構成図である。 11・・・Si基板、12・・・Bb薄層、13・・・
A403薄層、14・・・ゲート電極、15・・・ソー
ス電極、16・・・ドレイン電極、31・・・自由電子
、32・・・自由正孔、41・・・自由電子、42・・
・自由正孔、51・・・半絶縁性GaAs基板、52 
・・・Gat−xInx 5bt−yAsyバッファ層
、53・・・GaSb層、54・ InAs層、55・
・・絶縁物層、56・・・ゲート電極、57・・・ソー
ス電極、58・・・ドレイン電極、61・・・半絶縁性
G a A s基板、62− Ga1−xI nx S
 bt−yAsyバッファ層、63”Ga5b−InA
s超格子層、64・・・絶縁物層、・65・・・ゲート
電極、66・・・ソース電極、第 1 図 第2図 ドトイ山電圧15 (久、す ■ (1a Sb −吋←−171A3− 第 5 図 )b   乙    図 第1頁の続き 0発 明 者 丸山瑛− 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 0発 明 者 白木端寛 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内

Claims (1)

  1. 【特許請求の範囲】 1、能動領域として、価電子帯正孔と伝導帯電子の両相
    体が共存する一種の薄層か、あるいは、それぞれが一方
    の該担体か、もしくは該両相体を有する複数の薄層を重
    ねて用いることを特徴とする電界効果装置。 2、特許請求の範囲第1項記載の電界効果装置において
    、前記能動領域として、価電子帯止孔および伝導帯電子
    がそれぞれI X 10 ”cm−”以上存在する半金
    属薄層を用いることを特徴とする電界効果装置。 3、特許請求の範囲第1項記載の電界効果装置において
    、前記能動領域の一部として、異種の半導体薄層を接し
    て形成することによシ、該両薄層の界面近傍で、前記両
    相体が共存または近接して存在する部分を用いることを
    特徴とする電界効果装置。 4、特許請求の範囲第3項記載の電界効果装置において
    、前記異種の半導体層がそれぞれn形半導体層とp形半
    導体層であシ、該両層の界面に価電子帯止孔および伝導
    帯電子がそれぞれ1×10 ” cm−”以上存在する
    部分を前記能動領域の一部として用いることを特徴とす
    る電界効果装置。
JP19340582A 1982-11-05 1982-11-05 電界効果型トランジスタ Granted JPS5984475A (ja)

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JPH0354465B2 JPH0354465B2 (ja) 1991-08-20

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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