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JPS5974666A - Memory element - Google Patents

Memory element

Info

Publication number
JPS5974666A
JPS5974666A JP57185160A JP18516082A JPS5974666A JP S5974666 A JPS5974666 A JP S5974666A JP 57185160 A JP57185160 A JP 57185160A JP 18516082 A JP18516082 A JP 18516082A JP S5974666 A JPS5974666 A JP S5974666A
Authority
JP
Japan
Prior art keywords
transistor
base
diffused region
memory element
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57185160A
Other languages
Japanese (ja)
Inventor
Mikio Kyomasu
幹雄 京増
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP57185160A priority Critical patent/JPS5974666A/en
Publication of JPS5974666A publication Critical patent/JPS5974666A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PURPOSE:To enable to obtain a high operating speed by a method wherein one diffused region of rewritable semiconductor nonvolatile memory elements and the base region of a bi-polar transistor use the same diffused region in common. CONSTITUTION:The rewritable semiconductor memory element 20, the P-N-P transistor TR30, and the rewritable semiconductor memory element 40 are formed on a single P type substrate 1. The drain 4 of this TR20 and the base 7 of the element 30 are superposed each other by using a diffused region in common. The source 10 of the element 40 uses a diffused region in common to the base 7. At the time of readout of this constitution, the impression of a suitable voltage on the control gate 2 of the element 20 brings the element 20 into a conduction state, multiplied emitter current flows to the TR30; a sense circuit of a programmable logic array connected to a terminal 13 detects 1. On the other hand, when the element 20 is in a programmed state, the emitter current does not flow to the TR30 because of non-conduction of the element 20; therefore the sense circuit detects ''0'' state.

Description

【発明の詳細な説明】 技術分野 本発明ばF’AMO8)ランリスタやMNOSトランジ
スタのような半導体不揮発性記憶素子を用いた記憶素子
に関し、特にPLA(グログラマプルロジツクアレイ)
で使用するのに適した記憶素子に関する。
Detailed Description of the Invention Technical Field The present invention relates to memory elements using semiconductor non-volatile memory elements such as F'AMO8) runlisters and MNOS transistors, particularly PLA (programmatic logic array).
The present invention relates to a memory element suitable for use in.

従来技術 PLAはプログラム可能なAND、OF、、NAND、
’NORなどの論理アレイを組み合せて、所望の論理回
路を構成するものであって、従来、FPLA(フィール
ドPLA)として第1図のようにダイオードD(又はヒ
ユーズやバイポーラトランジスタ)をマトリックス状に
接続し、そのダイオード等を熱破壊させることにより、
“1゛°か“0゛かの情報を記憶させる、所謂破壊型の
FPLAが報告されている。しかし、この破壊型のFP
LAでは一度書込みを行なうと書換えを行々うことかで
きない問題がある。
Prior art PLAs are programmable AND, OF, , NAND,
A desired logic circuit is constructed by combining logic arrays such as NOR. Conventionally, FPLA (field PLA) is a system in which diodes D (or fuses or bipolar transistors) are connected in a matrix as shown in Figure 1. By thermally destroying the diode, etc.,
A so-called destructive FPLA that stores information of "1" or "0" has been reported. However, this destructive FP
LA has a problem in that once it has been written, it cannot be rewritten.

また、書換え可能な半導体不揮発性記憶素子としてl−
J:、 F A M OS (Floating Ga
te AvalancheInjection MOS
 )  )ランリスタやMNOS(Metal 5il
icon N1tride 0xide Sem1co
nductor )トランジスタなどがある。FAMO
Sトランジスタは、第2図に示されるように、基板1と
選択ゲート2の間の絶縁層15中にフローティングゲー
ト3を埋め込んだ構造を有する。4はドレイン、5はソ
ースである。しかし、FAMOSトランジスタやMNO
8I−ランリスタのような記憶素子はゲートが二層構造
をとるためトランジスタの相互コンダクタンスが低く、
ドレインの負荷容量の太きなPLAを駆動する[fi動
作速度が遅く、マイクロプロセッサのI、6素子として
用いられているPLAの用途Qて適した動作速度を得る
ことができない問題がある。
Also, as a rewritable semiconductor nonvolatile memory element, l-
J:, FAM OS (Floating Ga
te Avalanche Injection MOS
) ) Runlister and MNOS (Metal 5il
icon N1tride Oxide Sem1co
(transistor) etc. F.A.M.O.
As shown in FIG. 2, the S transistor has a structure in which a floating gate 3 is embedded in an insulating layer 15 between a substrate 1 and a selection gate 2. 4 is a drain, and 5 is a source. However, FAMOS transistors and MNO
Memory elements such as 8I-Run Listers have a two-layer gate structure, so the mutual conductance of the transistor is low.
Driving a PLA with a large drain load capacitance [FI] The operating speed is slow, and there is a problem in that it is not possible to obtain an operating speed suitable for the application of the PLA used as the I, 6 element of a microprocessor.

目的 本発明はFAMOSトランジスタ等の記憶素子の駆動能
力の低い問題点を解決し、PLAにも使用できるような
駆動能力の高い記憶素子を提供することを目的とするも
のである。
OBJECT OF THE INVENTION An object of the present invention is to solve the problem of low driving ability of memory elements such as FAMOS transistors, and to provide a memory element with high driving ability that can also be used in PLA.

構成 以下本発明の実施例について説明する。composition Examples of the present invention will be described below.

第3図は一実施例を示し、単−P型基板1上にFAMO
Sトランジスタ20、P、N P トランジスタ30、
及びプログラム用NMO’S )ランリスタ40が作成
されている。FAMOSトランジスタ20ハ第2図と同
じ構造であり、多結晶シリコンにてなるコントロールゲ
ート2、このコントロールゲート2と基板1間の絶縁層
15中に埋め込まれた多結晶シリコンにてなるフローテ
ィングゲート3、並びに基板1中のぐ拡散層であるドレ
イン4及びソース5を備えている。PNP )ランリス
タ3oはエミッタ(P拡散層)6、ベース(N拡散層)
7及びコレクタ(P基板)1からなるパーティカル構造
を有し、FAMO8トランジスタ2oのドレイン4とN
PN )ランリスタ30のベース7とはベース7の一部
で拡散領域を共用して重なり合っている、また、プログ
ラム用Nm’osl−ランリスタ4oはプログラムコン
トロールゲート8、ドレイン9及びソース10を有し、
ソース10はPNPトランジスタ30のべ〜スフの一部
でFAMOSトランジスタ2゜とは反対側の部分で拡散
領域を共用してベース7と重なり合っている。
FIG. 3 shows an embodiment in which FAMO is mounted on a single-P type substrate 1.
S transistor 20, P, N P transistor 30,
and a program NMO'S) run lister 40 has been created. The FAMOS transistor 20 has the same structure as in FIG. 2, and includes a control gate 2 made of polycrystalline silicon, a floating gate 3 made of polycrystalline silicon embedded in an insulating layer 15 between this control gate 2 and the substrate 1, It also includes a drain 4 and a source 5, which are diffusion layers in the substrate 1. PNP) Run lister 3o has emitter (P diffusion layer) 6, base (N diffusion layer)
7 and collector (P substrate) 1, and the drain 4 of the FAMO8 transistor 2o and the N
PN) The base 7 of the run lister 30 overlaps with the base 7 by sharing a diffusion region in a part of the base 7, and the program Nm'osl-run lister 4o has a program control gate 8, a drain 9, and a source 10,
The source 10 is a part of the base of the PNP transistor 30 and overlaps with the base 7, sharing a diffusion region on the opposite side from the FAMOS transistor 2°.

11idNMO8)ランリスタ4oのドレイン9に高電
圧を印加するプログラム端子、12&−jプログラムコ
ントロールゲート8に高電圧を印加する端子、13はP
NP トランジスタ3oのエミッタをセンス回路へ接続
する端子、14はFAMO8トランジスタ20のコント
ロールゲー)2に高電圧を印加する端子である。
11idNMO8) A program terminal that applies a high voltage to the drain 9 of the run lister 4o, 12&-j a terminal that applies a high voltage to the program control gate 8, 13 is a P
A terminal 14 connects the emitter of the NP transistor 3o to the sense circuit, and a terminal 14 applies a high voltage to the control gate 2 of the FAMO8 transistor 20.

第3図の等何回路を第4図に示す。The equivalent circuit of FIG. 3 is shown in FIG.

本実施例においてFAMO8)ランジスタ20ニ喜込み
を行なうには、FAMO8トランジスタ20のコントロ
ールゲート2とNM、O8)ランリスタ40のプログラ
ムコントロールゲート8に高電圧を印加し、NΔ40S
トランジスタ40のドレイン9に高電圧を印加する。ド
レイン9に印加された高電圧は、NMOSトランジスタ
40のチャンネル及びPNP )ランリスタ30のベー
ス7を経てFAMOSトランジスタ20のドレイン4に
も印加され、ドレイン4からフローティングゲート3に
ホットエレクトロンが注入されてフローティングゲート
3を充電し、書込みが行なわれる。
In this embodiment, to program the FAMO8 transistor 20, a high voltage is applied to the control gate 2 and NM of the FAMO8 transistor 20, and the program control gate 8 of the O8) run lister 40, and NΔ40S
A high voltage is applied to the drain 9 of the transistor 40. The high voltage applied to the drain 9 is also applied to the drain 4 of the FAMOS transistor 20 via the channel of the NMOS transistor 40 and the base 7 of the PNP run lister 30, and hot electrons are injected from the drain 4 to the floating gate 3, causing it to float. Gate 3 is charged and writing is performed.

FAMO8)ランリスタ20のコントロールケート電圧
に対するドレイン電流の伝達特性は、第5図に示される
ように、書込みが行なわれずフローティングゲート3に
電荷のない消去状態では同図(A)であるのに対し、書
込みが行なわれてフローティングゲート3vC電荷を有
するプログラム状態では同図(13)のように閾値が増
大した状態となる。したがって、この2つの曲線(A)
と(B)の間の電圧をコントロールゲート2に印加すれ
ば、■i″AMOSトランジスタ20(ハ消宍状態(A
)では導通状態であるのに対し、プログラム状態(B)
では非導通状態となる。
FAMO8) As shown in FIG. 5, the transfer characteristic of the drain current to the control gate voltage of the run lister 20 is as shown in FIG. In a programmed state where writing is performed and the floating gate has a charge of 3 vC, the threshold value is increased as shown in (13) in the figure. Therefore, these two curves (A)
If a voltage between and (B) is applied to the control gate 2, the AMOS transistor 20 (A
), it is in a conductive state, whereas it is in a programmed state (B)
Then it becomes a non-conducting state.

本実施例の読出し時は、FAMO8トランジスタ20の
コントロールゲート2VC1上述した第5図の曲線(A
)と(B)の間の電圧を印加すればよい。このとき、F
AMOSトランジスタ20が消去状態であれば、FAM
O8トランジスタ20I/″i導通状態となって、PN
Pトランジスタ30のベース電流がエミッタ6からベー
ス7を経てI’AMOSトランジスタ20のドレイン4
からソース5へと流れ、PNPトランジスタ30にはh
FE倍されたエミッタ電流がエミッタ6からベース7を
経てコレクタ(基板)1へと流れる。これにより端子1
3Qで接続されるEP L A (エレクトリカルPL
A )のセンス回路は“’]”(消去状態)を検出する
At the time of reading in this embodiment, the control gate 2VC1 of the FAMO8 transistor 20 is
) and (B) may be applied. At this time, F
If the AMOS transistor 20 is in the erased state, the FAM
O8 transistor 20I/''i becomes conductive and PN
The base current of the P transistor 30 passes from the emitter 6 to the base 7 to the drain 4 of the I'AMOS transistor 20.
to the source 5, and the PNP transistor 30 has h
The emitter current multiplied by FE flows from the emitter 6 to the collector (substrate) 1 via the base 7. This allows terminal 1
EPLA (Electrical PL) connected in 3Q
The sense circuit in A) detects "']" (erased state).

また、FAMOSトランジスタ20がプログラム状態で
あれば、FA’MOSトランジスタ20は非導通状態で
あるため、PNP トランジスタ30のベース(4浮い
た状態となってエミッタ電流が流れず、センス回路は“
′0”(プログラム状態)を検出する。
Furthermore, when the FAMOS transistor 20 is in the programmed state, the FA'MOS transistor 20 is in a non-conducting state, so the base (4) of the PNP transistor 30 is in a floating state and no emitter current flows, and the sense circuit is "
'0'' (program state) is detected.

F A M OS l゛ランジスタ2o書込みを消去す
るには、フローティングゲー)3に紫外線を照射すしl
”t:、1:イ。フローティングゲート3に蓄積されて
いた電荷は紫外線からエネルギーを得て周囲の絶縁膜中
へ飛び出し、プログラム状態から消去状態へ復帰するの
で、再度プログラムすることができる。
To erase the writing on the transistor 2o, irradiate the floating gate 3 with ultraviolet light.
"t:, 1: A. The charges accumulated in the floating gate 3 obtain energy from the ultraviolet rays and jump out into the surrounding insulating film, returning from the programmed state to the erased state, so that programming can be performed again.

本出願人(は、書換え可能な不揮発性記憶素子を用いた
EPLAについて、既に出願しているが、第6図は本発
明をその上うなEPLAに使用する場合のNO几ゲート
回路の一例の等価回路を示すものである。バイポーラト
ランジスタ3oのベースに複数個のFAMO,S)ラン
シフタ2o−1〜20−nのドレインが共有の拡散領域
で接続されている。
The present applicant has already filed an application for an EPLA using a rewritable non-volatile memory element, and FIG. 6 shows an equivalent example of a NO gate circuit when the present invention is used in such an EPLA. The circuit is shown in which the drains of a plurality of FAMO, S) run shifters 2o-1 to 20-n are connected to the base of a bipolar transistor 3o through a shared diffusion region.

プログラムコントロール用NMOSトランジスタ40は
第3図と同様にしてNPN)ランシフタ3oのベースに
接続されている。5oは所定のNOR回路選択用のMO
S)ランシフタである。
The program control NMOS transistor 40 is connected to the base of the NPN run shifter 3o in the same manner as in FIG. 5o is MO for predetermined NOR circuit selection
S) It is a run shifter.

なお、上記実施例において、書換え可能な半導  。Note that in the above embodiments, a rewritable semiconductor is used.

体不揮発性記憶素子として、FAMO8l−ランシフタ
を用いて説明したが、本発明Cよこれに限定されるもの
ではなく、M、NOSトランジスタなどのう 他の既知の記憶素子も全く同様にして用い戸ことは言う
までもない。
Although the FAMO8L-run shifter has been described as a non-volatile memory element, the present invention is not limited to this, and other known memory elements such as M and NOS transistors can also be used in the same manner. Needless to say.

効果 以上のように、本発明の記憶素子はF A M O8基
板上に作成されているので、FAMOSトランジスタ等
の電流量(数十μA、例えば60 tt A )をバイ
ポーラトランジスタの電流量(例えば1.2mA)に置
換することができる。このように電流量が増大(例えば
約20倍)する結果、FAMO8)ランシフタ等をPL
Aに用いた場合(では動作速度が、例えば約400ns
であるべきものが20〜3Qnsになり、実用性を有す
る書換え可能なP L Aを実現することができる。
Effects As described above, since the memory element of the present invention is fabricated on the FAMO8 substrate, the current amount of the FAMOS transistor (several tens of μA, e.g. 60 tt A) is compared to the current amount of the bipolar transistor (e.g. 1 tt A). .2mA). As a result of the increase in current amount (for example, about 20 times), the FAMO8) run shifter, etc.
When used in A (the operating speed is, for example, about 400 ns)
What should be 20 to 3 Qns becomes 20 to 3 Qns, and a practical rewritable PLA can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のPLA[おけるダイオードマトリックス
の一部を示す回路図、第2図はF A M O81,ラ
ンシフタを示す概略断面図、第3図は本発明の一実施例
を示す概略断面図、第4図は第3図の等価回路図、第5
図はFAMO8)ランシフタの動作特性を示す図、第6
図は本発明をEPLAに適用する場合の一例を示す等価
回路図である。 l・・基板、 2 コントロールゲート、3 フローテ
ィングゲート、  4 ドレイン、6・・・エミッタ、
 7 ベース、 20・・FAMO8トラアジ7り、 30、、、N P N トランジスタ。 特許出願人 株式会社 リコー
Fig. 1 is a circuit diagram showing part of a diode matrix in a conventional PLA [Fig. 2 is a schematic sectional view showing an F A M O81 run shifter, and Fig. 3 is a schematic sectional view showing an embodiment of the present invention. , Fig. 4 is an equivalent circuit diagram of Fig. 3, and Fig. 5 is an equivalent circuit diagram of Fig. 3.
The figure shows the operating characteristics of FAMO8) run shifter, No. 6.
The figure is an equivalent circuit diagram showing an example in which the present invention is applied to an EPLA. l...substrate, 2 control gate, 3 floating gate, 4 drain, 6... emitter,
7 base, 20... FAMO8 controller, 30..., N P N transistor. Patent applicant Ricoh Co., Ltd.

Claims (1)

【特許請求の範囲】[Claims] (1)書換え可能な半導体不揮発性記憶素子とバイポー
ラトランジスタが同一基板上に作成され、かつ前記不揮
発性記憶素子の一方の拡散領域と前記バイポーラトラン
ジスタのベース領域とが同一拡散領域を共用しているこ
とを特徴とする記憶素子。
(1) A rewritable semiconductor nonvolatile memory element and a bipolar transistor are formed on the same substrate, and one diffusion region of the nonvolatile memory element and a base region of the bipolar transistor share the same diffusion region. A memory element characterized by:
JP57185160A 1982-10-20 1982-10-20 Memory element Pending JPS5974666A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57185160A JPS5974666A (en) 1982-10-20 1982-10-20 Memory element

Applications Claiming Priority (1)

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JP57185160A JPS5974666A (en) 1982-10-20 1982-10-20 Memory element

Publications (1)

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Family

ID=16165880

Family Applications (1)

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JP57185160A Pending JPS5974666A (en) 1982-10-20 1982-10-20 Memory element

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