JPS5928916B2 - 陰極線管デイスプレイ装置の格子状パタ−ン発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、２画面構成の陰極線管ディスプレイ装置に関
する。

特に本発明は、全情報の表示される第１陰極線管の大画
面と、この大画面に表示される全情報の一部分が選択的
に抜き取られて表示される第２陰極線管の小画面とで構
成される陰極線管ディスプレイ装置に関する。

さらに詳述すれば本発明は、走査線を多数の絵素に分解
し、この１絵素ずつ輝度を制御するとともに、縦および
横方向の複数個の絵素マトリックスによつて文字、図形
等の像を形成して画面上に表示する陰極線管デイスプレ
イ装置に関するものである。

一般にこの種の装置は、画面上の全絵素の各々と１対１
に各格納番地が対応するリフレシユメモリ（あるいはパ
ターンメモリ）を陰極線管のラスタ走査と同期して読み
出し、このメモリに蓄積された全情報を画面上に表示し
ている。

そして画面上に表示されている情報の書き込み並びに消
去方法は、例えば入力キーによつてあるいはライトペン
と呼ばれる光検出装置によつて画面上に直接行なわれて
いる。したがつて、本発明はこのライトペンによつて画
面上に直接情報の書き込み並びに消去を行なう場合の装
置であつて、上述のような周知のリフレッシユメモリが
大画面の第１陰極線管と小画面の第２陰極線管との各々
において設けられ、この大小２組の陰極線管デイスプレ
イ装置を１組とした２画面陰極線管デイスプレイ装置に
適用されるものである。

＼＼ また特に本発明は、この大小２組の陰極線管デイスプレ
イ装置の相互の関係が次のようなものである装置に適用
される。

すなわち、この２画面陰極線管デイスプレイ装置は、大
画面上に表示される全情報の一部分例えば、ここでは１
文字分の情報が小画面上に表示されるものであり、これ
にともなつて大画面いいかえれば第１陰極線管と対応す
るリフレッシユメモリ（ここでは便宜上パターンメモリ
と称す）が表示される全情報の絵素と対応する容量をも
ちかつ、小画面いいかえれば第２陰極線管と対応するリ
フレッシユメモリ（ここでは便宜上キヤラクタメモリと
称す）がここでは１文字分の情報の絵素と対応する容量
をもつものであつて、さらに相互のメモリ間で１文字分
の゜隣報の転送がライトペンによつて行なわれるような
相互関係にある。そして、さらに本発明は大・小両画面
にそれぞれ直接１絵素単位で書き込み、消去が可能なラ
イトペンをもつ２画面陰極線管デイスプレイ装置に適用
されるものである。

従来、このライトペンによつて画面上に直接情報の書き
込み並びに消去を行なう場合には、先ずライトペンによ
つてラスタ光を検知し、この検知出力を得るとき、一般
に画面上の情報をリフレッシユしているアドレスカウン
タの計数値をラツチすることによつて、ライトペンの画
面上の位置を割り出している。

このアドレスカウンタの計数値は画面上の絵素と対応し
ている。したがつて、ライトペンによつて画面上の情報
を１絵素単位で書き込み並びに消去を行なう場合には、
ライトペンによつて指示される位置がずれないようにラ
イトペンのラスタ光の検知範囲すなわち視野を横切るラ
スタ光はこれと対応して極めて微細なものとしなければ
ならない。一方、上述の位置割り出しを正確なものとさ
せるためにはライトペンの検知出力を安定したものにす
る必要がある。このライトペンの検知出力を安定化させ
るためには、ライトペンの視野を広くすることが望まれ
る。したがつて通常、ライトペンの視野は数個の絵素を
検知するような広いものとなつている。その結果、画面
に表示される情報量を多くするために絵素はより一層微
細なものにされる一方で、ライトペンによつて検知され
る絵素数は検知出力を安定化するために増加することと
なり、ライトペンのわずかなずれでもその位置の割り出
しを行なう上述のカウント値は変化する。したがつて、
１絵素単位での書き込み並びに消去はその位置がずれや
すく困難なものであつた。また、絵素が微細で、画面上
に表示される絵素が密になればなるほど、ライトペンを
操作する手の動きは精密さを要求されるが、実際には手
は精度のある動きができない。その結果、画面の表示情
報量を多くするために絵素を小さくすればするほど、１
絵素単位での書き込み並びに消去は困難なものとなつた
。特に、画面に表示される全情報が例えば第１図に示す
ように、横１５文字、縦８行を水平２４８ドツト（絵素
）、垂直１９２ラインで表示されるようなものであつた
とすると、１文字は水平１６ドツト、垂直２４ラインで
形成されるプロツク内に表示され、この表示範囲に漢字
などの微細な線の文字を書き込むときなどは、ライトペ
ンの位置割り出しはペンの角度などによつて一層ずれや
すく、正確な書き込みが困難なものとなつた。

本発明はかかる点に鑑みてなされたもので、上述の１文
字分の絵素を全画面に拡大して表示する比較的小型の第
２の陰極線管デイスプレイ装置を設け、この第２陰極線
管の画面土で書き込み並びに消去いいかえれば、線の修
正を行なつてから、全情報の表示される第１の陰極線管
画面上の適宜位置の１文字分の表示領域に転送すること
によつて、第１陰極線管画面上の表示情報を編集するこ
とができる２画面陰極線管デイスプレイ装置を提供しよ
うとするものである。したがつて、本発明の目的は、１
絵素の大きさとライトペンの視野とに相対関係のあるよ
うな装置にあつて、微細な１絵素単位での書き込み並び
に消去が正確に行なうことのできる陰極線管デイスプレ
イ装置を提供しようとする点にある。

また、本発明の他の目的は、全情報の表示される第１の
陰極線管画面に直接情報の書き込み消去を行ない、この
表示された情報の適宜複数個の規則的な絵素プロック例
えば１文字分の情報を第２の陰極線管画面に拡大転写せ
しめ、この第２陰極線管画面上で像の修正あるいは新た
な書き込みを行なつて、再び第１の陰極線管画面上の任
意の絵素プロツクの表示領域に転写することのできる２
画面陰極線管デイスプレイ装置を提供しようとする点に
ある。加えて本発明のもう一方の目的は、ライトペンに
よる書き込み、消去、編集時において、第１陰極線管上
の転送位置を明確にするためにまた、全表示画面にわた
つて書き込みを行なう場合の目安とするために、各絵素
プロツクを区分する格子状のパターンを第１陰極線管の
画面上に表示せしめる点にある。

さらに本発明の目的は、ライトペンによる書き込み、消
去、編集時において、第２陰極線管上に拡大表示される
１絵素間の境界にライトペンが当てられることによつて
ペンの検知位置が乱れることを防ぐために、この第２陰
極線管の画面上に絵素間を区分する格子状のパターンを
表示せしめる点にある。

以下本発明を実施例図面に添つて説明する。

第２図は本発明実施例装置の構成を示すブロツク回路図
で、１は第１陰極線管、２は第２陰極線管、３は中央処
理装置（以下単にＣＰＵと称す）、４はライトペン、５
は第４図に示すような複数個のキー入力を実施例装置に
与えるためのキースイッチである。また、第１陰極線管
１は周知の出力アンプ１０と、この画面上に表示される
全情報が蓄積されるパターンメモリ１１と、並列／直列
データ変換器１２と、（１）バスバツフア１３と、（１
）セレクタ１４と、第１ゲート回路１６とで第１陰極線
管デイスプレイ部を構成する。第２陰極線管２は出力ア
ンプ２０と、この画面上に表示される全情報が蓄積され
るキヤラクタメモリ２１と、並列／直列データ変換器２
２と、（２）バスバツフア２３と、（２）セレクタ２４
と、第２ゲート回路２６とで第２陰極線管デイスプレイ
部を構成する。パターンメモリ１１は、第１陰極線管１
の画面上の全絵素の各々と各格納番地が１対１に対応し
、第１陰極線管１のラスタ走査と同期して読み出しが行
なわれる。これによつて第１陰極線管１はパターンメモ
リ１１に蓄積された情報を画面上にリフレツシユ表示す
る。また、パターンメモリ１１は各番地に格納されるデ
ータが（１）バスバツフア１３を介して出入され、アド
レスデータが（１）セレクタ１４より供給される。一方
、キヤラクタメモリ２１は、第２陰極線管２の画面上の
全絵素の各々と各格納番地が１対１に対応し、第２陰極
線管２のラスタ走査と而期して読み出しが行なわれる。
これによつて第２陰極線管２はキヤラクタメモリ２１に
蓄積された情報を画面上にリフレッシユ表示する。この
第２陰極線管２のラスタ走査は上述の第１陰極線管のラ
スタ走査と同期がとられている。また、キヤラクタメモ
リ２１は各番地に格納されるデータが（２）バスバツフ
ア２３を介して出入され、アドレスデータが（２）セレ
クタ２４より供給されるものである。ここで、第１陰極
線管１に表示される全情報は第１図に示すようなものと
し、表示される全絵素が１６×２４ドットの絵素を１プ
ロックとして期則的に分割した場合を例として挙げる。

したがつて、第２陰極線管２に表示される全絵素は第３
図に示すように１６×２４ドツトとなる。また、ここで
は１プロツクに表示される文字等のパターンは第３図斜
線で示す領域とし、上下３ラインの計６ラインと最初の
１ドットは隣接する各プロック間のパターンを区別する
ための余白部分とする。第２図における６は同期信号発
生器で発振器６０から出力されるクロック信号を基に第
１、第２陰極線管１，２の第６図Ａに示す垂直同期信号
（以下単にＶＤと称する）と、第６図Ｂに示す水平同期
信号（以下単にＨＤと称する）と、ブランキングパルス
ＢＫを作成して出力する。また７はカウンタで、第１陰
極線管１に表示される絵素と対応する第７図Ｃに示すド
ットクロツクＣＰ（１）と、第２陰極線管２に表示され
る絵素と対応する第８図Ｂに示すドツトクロツクＣＰ（
２）とをクロック信号から作成して出力する。１５は第
５図に示すような構成のパターンアドレスカウンタで、
上述のＶＤ，．ＨＤｌドツトクロツクＣＰ（１）が入力
され、ＶＤを基準としてＨＤをＹ（１）カウンタ１５１
で計数することによつて、第１陰極線管１の画面垂直方
向（以下Ｙ方向と称す）の絵素位置と対応するパターン
メモリ１１の各格納番地を表わす８ビツト並列な第６図
Ｅ−Ｌに示すメモリ（１）Ｙアドレスデータを（１）セ
レクタ１４および（１）ラツチ回路４１に供給している
。

同時に、このパターンアドレスカウンタ１５はＨＤを基
準として第７図ＣのドツトクロックＣＰ（１）（例えば
５．７３ＭＨｚ）をＸ（１）カウンタ１５２で計数する
ことによつて、画面水平方向（以下Ｘ方向と称す）の絵
素位置と対応するパターンメモリ１１の各格納番地を表
わす８ビット並列な第７図Ｄ−Ｋに示すメモリ（１）Ｘ
アドレスデータを（１）セレクタ１４および（１）ラツ
チ回路４１に供給している。２５はキヤラクタアドレス
カウンタで、第２図では上述のＶＤ．ＨＤ、ドツトクロ
ツク（２）がそれぞれ入力されるように示してあるが、
ここでは第５図の同一符号で示すように、メモリ（２）
Ｘアドレスデータを出力するＸ（２）カウンタ２５１の
みで構成される場合を示している。

すなわち、キヤラクタアドレスカウンタ２５は原理的に
は８ビット並列なメモリ（２）Ｙアドレスデータと、８
ビツト並列なメモリ（２）Ｘアドレスデータとを出力す
るが、ここでは第２陰極線管２の画面垂直方向の絵素位
置と対応するキヤラクタメモリ２１の各格納番地を表わ
す８ビツト並列なメモリ（２）Ｙアドレスデータが、上
述の第６図Ｅ−Ｌに示すメモリ（１）Ｙアドレスデータ
と共通して用いることができるので、キャラクタアドレ
スカウンタ２５を上述のような構成とするものである。
したがつて、第５図に示すようにパターンアドレスカウ
ンタ１５より８ビツト並列なメモリ（１）Ｙアドレスデ
ータがメモリ（２）Ｙアドレスデータとしてキヤラクタ
アドレスカウンタ２５に与えられ、そのまま（２）セレ
クタ２４と（２）ラツチ回路４２に供給される。一方、
キヤラクタアドレスカウンタ２５のＸ（２）カウンタ２
５１は、ＨＤを基準として第８図Ｂに示すドットクロッ
クＣＰ（２）を計数することによつて、８ビットの並列
な第８図Ｃ−Ｊを出力しその中のＩをメモリ（２）Ｘア
ドレスデータとして（２）セレクタ２４に供給し、Ｆ，
Ｇ，Ｈを（２）ラッチ回路４２にそれぞれ供給する。以
上のようにして、第１並びに第２陰極線管１，２の画面
上の各絵素と、これらと対応するパターンメモリ１１と
キヤラクタメモリ２１の各格納番地を表わすメモリ（１
）並びに（２）ＸおよびＹアドレスデータが、それぞれ
パターンアドレスカウンタ１５とキヤラクタアドレスカ
ウンタ２５から出力される。

次に、第１並びに第２陰極線管１，２の画面上に格子状
のパターンを映出するための一例について説明する。

先ず、パターンアドレスカウンタ１５のＸ（１）カウン
タ１５２から出力される上述の８ビット並列なメモリ（
１）Ｘアドレスデータは、その第７図Ｄ，Ｅ，Ｆ，Ｇに
示す下位４ビツトがＸ（１）デコーダ１５３に供給され
る。

このデコーダ１５３は第７図Ｄ，Ｅ，Ｆの下位３ビツト
がすべて１１１１１のとき１個のパルスを出力し、この
パルス出力のうち図示しないゲート回路（ここではデコ
ーダ１５３に含まれる）によつて第７図Ｇの下位第４ビ
ット目のパノレスが１１０！１のときにゲートをかけて
第７図Ｍに示すようなパルスを抽出する。この抽出され
たパルスは、図示しない回路で作成される第１陰極線管
１の画面Ｘ方向の表示期間を表わす第７図Ｎに示すよう
なＸ（１）表示ゲートパルスによつて、その表示期間に
おいて第７図Ｍの９〜Ｏで示すような合計１５個の画面
Ｘ方向の分割を表わすＸ（１）格子信号となる。このこ
とは、すでに述べたようにここでは第１陰極線管１の画
面表示様式を第１図に示すように１行１５文字として設
定したことに対応し、もしもこの設定が１行２０文字の
ように変更されるならば、上述のＸ（１）格子信号の分
割数も２０に変更される。ここで、第７図においてＡは
ＨＤを表わし、ＢはこのＨＤを基に作成されるＸ（１）
カウンタ１５２のりセツト信号を表わしている。一方、
この第１陰極線管１の画面横方向の格子状のパターンを
形成させるためのＹ（１）格子信号は次のようにして作
成される。

すでに述べたようにここでは第１図の表示様式に基づき
画面垂直方向を８分割する。また、Ｙ方向の全表示を１
９２ラインで構成した場合を例示している。したがつて
、１９２ラインの計数時に２４ラインごとに１個のパル
スを作成すれば合計８個のＹ（１）格子信号が得られる
こととなる。その結果、第５図に示すパルス作成回路１
５４によつて画面Ｙ方向の表示期間を表わす第６図Ｄの
ようなＹ（１）表示ゲートパルスを得て、２パルス期間
中のＨＤを２４進のカウンタ１５５で計数し、この計数
値をＹ（１）デコーダ１５６にて解読することによつて
第７図Ｍに示すようなＹ（１）格子信号を作成する。こ
のようなＸ（１）格子信号とＹ（１）格子信号はオアゲ
ート回路１５７で加算されて端子１７より出力される。

この端子１７は第２図に示すように（１）ゲート回路１
６に接続される。この（１）ゲート回路１６は、（１）
並列／直列データ変換器１２より（１）出力アンプ１０
に供給される画面上の絵素の輝度制御信号に対して上述
のＸ並びにＹ（１）格子信号に基ずきゲートをかける。
その結果、第１陰極線管１の画面上には第１図に示すよ
うな表示様式の格子状のパターンが映出される。次に、
第２陰極線管２の画面上に格子状のパターンを映出させ
るためのＸ並びにＹ（２）格子信号の作成方法の一例に
ついて以下説明する。

すでに述べたように第２陰極線管２に表示される絵素は
、第３図の様式に基ずきここでは画面Ｙ方向に対して合
計２４個で構成される。

そして、この画面Ｙ方向の全表示を第１陰極線管１の場
合と同じく１９２ラインで構成すると、１９２ラインの
計数時において８ラインごとに１個のパルスを作成すれ
ば、合計２４個のＹ（２）格子信号が得られる。したが
つて第５図に示すように、Ｙ（１）カウンタ１５１の出
力である８ビット並列な第６図Ｅ〜Ｌのメモリ（１）お
よび（２）Ｙアドレスデータのうち、第６図Ｅ，Ｆ，Ｇ
の下位３ビットを分岐してＹ（２）デコーダ２５３に供
給する。Ｙ（２）デコーダ２５３は第６図Ｅ，Ｆ，Ｇに
示す下位３ピツトがすべて１Ｔ１１Ｖとなつたときに１
個のパルスを作成し、画面Ｙ方向の第６図Ｄに示す全表
示期間において第６図Ｎに示すような合計２４個のＹ（
２）格子信号を出力する。一方、この第２陰極線管２の
画面縦方向の格子状のパターンを形成させるためのＸ（
２）格子信号は次のようにして作成される。

先ずすでに述べたようにここでは、第２陰極線管２の画
面Ｘ方向に表示される絵素が第３図の表示様式に基ずき
１６個に分割される。したがつて第５図に示すように、
Ｘ（２）カウンタ２５１の出力である８ビット並列な第
８図Ｃ−Ｊのうち、第８図Ｃ，Ｄ，Ｅの下位３ビットを
分岐してＸ（２）デコーダ２５２に供給する。このＸ（
２）デコーダ２５２は上述の下位３ビツトがすべで１“
のとき１個のパルスを作成し、第８図Ｌに示す画面Ｘ方
向の全表示期間において第８図Ｋに示すような合計１６
個に分割させたＸ（２）格子信号を出力する。ここで、
第８図Ａはすでに述べたＸ（２）カウンタ２５１のりセ
ツト信号でＨＤを基に作成される。また第８図Ｌの表示
ゲートパルスはこのりセツト信号の立上りより第８図Ｂ
に示すクロック信号ＣＰ（２）を計数することによつて
図示しない回路によつて作成される。このようなＸ（２
）格子信号とＹ（２）格子信号はオアゲート回路２５４
で加算されて端子２７より出力される。

この端子２７は第２図に示す（２）ゲート回路２６に接
続される。この（２）ゲート回路２６は、（２）並列／
直列データ変換器２２より（２）出力アンプ２０に供給
される画面上の絵素の輝度制御信号に対して上述のＸ並
びにＹ（２）格子信号に基ずきゲートをかける。その結
果、第２陰極線管２の画面上には第３図に示すような表
示様式の格子状のパターンが映出される。以上のように
パターンアドレスカウンタ１５とキヤラクタアドレスカ
ウンタ２５はそれぞれメモリ（リ並びに（２）Ｘおよび
Ｙアドレスデータを出力し、ＸおよびＹ（１）並びに（
２）格子信号はそれぞれ第１格子信号発生手段１５０と
第２格子信号発生手段２５０によつて作成される。

ところで、上述の（１）セレクタ１４と（２）セレクタ
２４は他方の入力として後述のＣＰＵからのアドレスバ
スＡＢが接続される。

この（１）および（２）セレクタ１４と２４は、ブラン
キングパルスＢＫにより２つの入力のうちの一方を選択
する。

すなわち、画面リフレッシユ表示の期間中いいかえれば
、ブランキングでない期間には、（１）セレクタ１４は
パターンアドレスカウンタ１５からのメモリ（１）Ｘお
よびＹアドレスデータ入力を選択してパターンメモリ１
１に供給する。また同様な期間、（２）セレクタ２４は
キャラクタアドレスカウンタ２５からのメモリ（２）Ｘ
およびＹアドレスデータ入力を選択してキヤラクタメモ
リ２１に供給する。このとき（１）バスバッフア１３と
（２）バスバツフア２３は、チツプセレクトされていな
いので、データバスＤＢへ向うバスイおよび口はハイイ
ンピーダンスに維持されている。したがつて、上述の表
示期間中、パターンアドレスカウンタ１５から供給され
るメモリ（１）ＸおよびＹアドレスデータが（１）セレ
クタ１４を介してパターンメモリ１１に与えられるから
、そのアドレスデータに対応した格納番地のデータ（こ
こでは８ビット単位のデータ）がデータバスハに出力さ
れる。

また、同様にキヤラクタメモリ２１は、キヤラクタアド
レスカウンタ２５から供給されるメモリ（２）Ｘおよび
Ｙアドレスデータが与えられ、そのデータに対応した格
納番地のデータ（同様にここでは８ビット単位のデータ
）がデータバスニに出力される。これらデータバスハお
よび二に出力されるデータは、それぞれ周知のように並
列／直列変換器１２および２２を形成するシフトレジス
タにロードされ、それぞれドットクロック（１）および
（２）によつてこれより１絵素単位に読み出される。

その結果、これより読み出されたデータは直列な絵素列
の画面表示データとなる。この表示データは、周知の陰
極線管をドライブするための出力アンプ１１０および２
０を経て、各第１、第２陰極線管１および２のカソード
にそれぞれ供給され、画面上に輝点となつて表示される
。このような実施例装置は電源オンで初期状態に各部が
りセツトされ、以後第４図に示すようなキースイツチ５
によるキー入力とライトペン４とによつて各部の制御処
理に移る。

したがつて、ＣＰＵ３のメインルーチンはキー入力によ
るようにプログラムが組まれている。第４図に示すキー
入力はここでは１１大１７および゛小゛画面のキースイ
ツチと“書き込み゛、６゛表示− ！１編集１！とが互
いに独立し、両者のスイツチのうちで互いにひとつずつ
選択される。

また、１１大ｆ１およびし」＼１１画面のキースイツチ
は一方を選択したときは他方が解除される。そして、！
１書き込み゛、゛表示゛、゜゛編集゜゛の各キースイツ
チもまた、択一的に押されることによつて他を解除する
ように構成されている。したがつて、これらのスイッチ
は押されることによつて対応するモードの処理実行を装
置が可能となるように指令するものである。第２図に示
すキースイツチ５はこのようなキー入力に応じてＣＰＵ
３に実行させる処理内容を指令する。すなわち、ここで
は先ずキースイツチ５が押されるとキー入カフラッグが
立ち、ＣＰＵのメインルーチンではこのフラツグをサー
チするようあらかじめ組まれ、エンコーダ５１により翻
訳された対応するスイッチの２値符号データを（６）バ
スバッフア５２およびデータバスＤＢを経てＣＰＵ３に
とり込む。ＣＰＵ３はこのデータに基づきどのキー入力
かを判別し、実行に移す。ＣＰＵ３に与えられるキー入
力は、ここでは次のように組まれている。先ず第１陰極
線管１の画面上に直接ライトペン４によつて書き込む場
合、第４図に示す１１大画面１Ｗのキースイツチを押し
、次に１書き込み１１のキースイツチを押し、ライトペ
ン４を第１陰極線管１の画面上に当てることによつて対
応する絵素に書き込みが行なわれる。また、第２陰極線
管２の画面上に書き込む場合には、上述の」＼画面１１
のキースイツチに押し替える操作のみで、以後同様にし
て行なわれる。このことはすでに述べたように、１書き
込み１６のキースイツチが以前の状態を維持しているこ
とによる。次に、第２陰極線管２の画面上に描いた情報
を第１陰極線管１の画面に転写する場合には、先ず゛小
画面“のキースイツチを押し、次に゛編集゜゛のキース
イツチを押し、ライトペン４を第１陰極線管１の画面上
に当てることによつて、ライトペン９で指示した位置の
プロツクに第２陰極線管２の像が転写される。

また、逆に第１陰極線管１の画面上の１フロツクの像を
第２陰極線管２に転写する場合には、；“大画面１１の
キースイッチを押し、１１編集１１のキースイツチを押
しライトペン４を第１陰極線管１の画面上の所望の１ブ
ロツクに当てることによつて行なわれる。

もちろん、このとき１１編集１１のキースイッチはすで
に述べたように押し替える必要はない。以上のような操
作のキー入力に基づき、ＣＰＵ３は各部を制御しかつ、
データバスＤＢおよびアドレスバスＡＢに乗つてくる各
種のデータを処理するが、各部の動作はキャラクタメモ
リ２１への書き込み動作とほぼ同じなので、以下これに
ついて説明する。

ライトペン４は、陰極線管の画面に当てられることによ
つて、周知のように画面を走査しているラスタ光を検知
してパルスを発生する。

したがつて、ライトペン４から出力される検知出力すな
わちパルスは、ラスタ光が視野内を通過するとき発生さ
れる。すでに述べたようにキヤラクタアドレスカウンタ
２５は、メモリ（２）ＸおよびＹアドレスデータを（１
）ラツチ回路４２に与えているから、このライトペン４
からの検知出力を受けたときに供給されている上記アド
レスデータをラッチする。

このメモリ（２）ＸおよびＹアドレスデータは、絵素の
画面水平並びに垂直の位置を示すものであるから、（２
）ラッチ回路４２でラツチされたデータはライトペン４
の当てられた画面上の位置を示すデータとなる。（２）
ラツチ回路４２でラツチされたデータは、対応するキヤ
ラクタメモリ２１の格納番地を指定するキヤラクタメモ
リアドレスデータを（５）バスバツフア４３に、キヤラ
クタメモリ２１への書き込みデータを３１８デコーダ４
４を経て（４）バスバツフア４５に与える。このメモリ
アドレスデータと書き込みデータはここでは次のように
構成される。

先ずキヤラクタメモリアドレスデータは第３図斜線イで
示すように、画面Ｘ方向の合計１６ドットのうち８ドッ
トを１単位として１？Ｄ−３？Ｄの方向に順次画面上の
位置と対応させたもので構成される。すなわち、キヤラ
クタメモリアドレスデータは、画面上の左半分か右半分
かを゛０゛、゛１゛で示す１ビットと、合計２４ライン
のうちのどのラインかを示す５ビツトで構成されるもの
である。次に、キヤラクタメモリ２１への書き込みデー
タは、上述のように１６ドツトを２分割した８ドツト単
位でキヤラクタメモリアドレスデータが循環するから、
この８ドットの中のどの位置であるか決めるデータであ
れば足りる。

したがつて、（４）バスバツフア４５に供給されるキャ
ラクタメモリ２１への書き込みデータは８ビットの中の
１ビットだけが１１「１の立つたデータとなる。このた
め、（２）ラツチ回路４２にラツチされた上述のメモリ
（２）ＸおよびＹアドレスデータのうち、Ｘアドレスデ
ータの下位３ビツトを３→８デコーダ４４で、上述のよ
うな画面８ドットと対応する８ビットのデータに変換し
て（４）バスバツフア４５に供給するものである。この
ような（４）バスバツフア４５および（５）バスバツフ
ア４３はＣＰＵ３からの命令により開かれ、それぞれの
上述のような書き込みデータおよびキヤラクタメモリア
ドレスデータをデータバスＤＢに乗せる。

このＣＰＵ３からの命令はここでは１６ビットの並列ア
ドレスデータで構成され、アドレスバスＡＢに出力され
る。例えば今、（５）バスバツフア４３を選択するアド
レスデータがアドレスバスＡＢに出力されていたとする
と、このアドレスデータを（２）アドレスデコーダ３２
で解読し、線路４５１を経由して（５）バスバツフア４
３を開かせる。この（５）バスバツフア４３を開くタイ
ミングはここでは、メモリ読み出しのタイミングと同時
に行なわれる。ＣＰＵ３は（５）バスバツフア４３を開
いてデータバスＤＢに乗せられたメモリアドレスデータ
をとり込み内蔵する所定のレジスタにたくわえる。一方
、（４）バスバツフア４５も土述と同様にして開かれ、
データバスＤＢに乗つた書き込みデータをＣＰＵ３はと
り込んで内蔵する所定のレジスタにたくわえる。

ＣＰＵ３のこの動作は短時間に順を迫つて行なわれる。
ＣＰＵ３は、このとり込んだメモリアドレスデータを基
にキャラクタメモリ２１の対応する格納番地を表わすメ
モリアドレスデータをアドレスバスＡＢに出力し、この
データは（２）セレクタ２４を介してキャラクタメモリ
２１に供給される。

このとき、ＣＰＵ３はキヤラクタメモリ２１の書き込み
のタイミングを表わすメモリライトの制御信号を線路３
１１を経由してキャラクタメモリ２１のリード／ライト
端子に供給し、メモリを書き込み状態にさせる。同時に
、（２）バスバツフア２３を開き、上述のＣＰＵ３にた
くわえられた書き込みデータがデータバスＤＢおよび口
に乗つてキヤラクタメモリ２１に供給される。以上のよ
うにしてキヤラクタメモリ２１への書き込みは終了する
が、このメモリの書き込みおよび読み出しの命令はＣＰ
Ｕ３の命令によつて行なわれる。

このＣＰＵ３からの命令は、データバスＤＢ上でリフレ
ッシユデータと外部からの書き込みデータとが衝突しな
いように考慮し、書き込み命令がブランキング期間に行
なわれる。したがつて、このキヤラクタメモリ２１の書
き込み／読み出し動作はここでは２４（ライン）×２回
繰返されることとなる。また、もしもカラー陰極線管を
用いるカラーデイスプレイ装置とするならば、赤、緑、
青にそれぞれ対応して、２４×２×３回繰返されること
となる。以上、キヤラクタメモリ２１の書き込み動作に
ついて説明してきたが、パターンメモリ１１の書き込み
動作についても同様に行なわれる。

この場合、ライトペン５はすでに述べたよ・うに第１陰
極線管１の画面上に当てられるが、（１）ラツチ回路４
１、（７）バスバツフア４６、３／８デコーダ４７、（
６）バスバツフア４８およびＣＰＵ３の動作は上述のキ
ヤラクタメモリ２１の場合と同様であるので詳細は省略
する。次に、第２陰極線管２の画面上に上述のように書
き込むことによつて描かれた情報を第１陰極線管１の画
面に転写する場合の動作について説明する。

この場合、ＣＰＵ３はすでに述べたように、１１小画面
１！と１７編集７］のキースイツチによるキー入力が与
えられる。゛小画面“→゛編集“のキー入力によるＣＰ
Ｕ３の動作は、すでに述べたようにライトペン５の検知
出力がパターンアドレスカウンタ１５のメモリ（１）Ｘ
およびＹアドレスデータを（１）ラツチ回路４１にラツ
チさせ、（６）バスバツフア４８および（７）バスバツ
フア４６からのパターンメモリ１１のアドレスデータお
よび書き込みデータをとり込むようにプログラムが組ま
れている。一方、ＣＰＵ３はあらかじめパターンメモリ
アドレスデータを所定のプロツクごとに規則的に分割し
て与えられていて、゛１編集゛６のキー入力を受けると
あらかじめ組まれた所定のルーチンにより（７）バスバ
ツフア４６からとり込むメモリアドレスデータがどのプ
ロックに属するかを計算し、プロツクアドレスデータと
してアドレスバスＡＢに出力する。その結果、パターン
メモリ１１は対応する格納番地のブロック単位でアドレ
ス指定される。ここで、この１プロックはここでは第１
図に示すように２４ライン、１６ドットの１文字分に分
割されたものとして示している。したがつて、１１編集
１１のキー入力をＣＰＵ３に与え、第１陰極線管１の画
面上にライトペン５を当てると、１ビツト単位の位置を
示すパターンメモリアドレスデータが（７）バスバツフ
ア４６からＣＰＵ３にとり込まれてたくわえられる。

そして、ＣＰＵ３は上述のようにライトペンが指示した
位置が所属するプロツクと対応するパターンメモリ１１
の格納番地に、キャラクタメモリ２１に蓄積されたデー
タを遂次転送させる。このとき、転送されるキヤラクタ
メモリ２１のデータはデータバスニーロ一ＤＢ−イーハ
の経路でパターンメモリ１１に書き込まれる。以上のよ
うなデータの転送並びにアドレスデータの流れを制御す
る各部の動作はＣＰＵ３からアドレスバスＡＢに出力さ
れる命令によつて実行される。

この実行の順序はＣＰＵ３にあらかじめ組まれたルーチ
ンによつて行なわれる。以上、第２陰極線管２の像を第
１陰極線管１に転写する場合を説明したが、逆の場合も
各部は同様な動作をする。

この場合には、」＼画面１１のキー入力を１１大画面１
１のキー入力に切り替え、上述と同様に第１陰極線管１
の転写したいプロツクにライトペン５を当てることによ
つて実行される。以上説明してきたこのようなキースイ
ツチの操作はＣＰＵ３に組まれるルーチンを変えること
によつて適宜変更することができる。したがつて、１゛
大画面− ゛！小画面゛１のキースイツチに替わり、直
接１個のスイッチで、キヤラクタメモリ２１からパター
ンメモリ１１への転送あるいはその逆の転送を指令する
ものであつても本発明の趣旨を左右するものではない。
以上本発明を白黒陰極線管デイスプレイ装置に添つて説
明してきたが、本発明はカラー陰極線管デイスプレイ装
置にも適用することができる。

この場合、メモリの容量を赤、緑、青に対応して３倍と
し、すでに述べた同様な動作を３原色の各々で行なうよ
うにすればよい。また、すでに述べた格子信号発生手段
１５０，２５０は上述のキー入力のうち１１書き込み”
１のキー入力がなされたときに動作され、それ以外はゲ
ート回路１６，２６は並列／直列データ変換器１２，２
２から供給される信号を単に出力アンプ１０，２０へ通
過させる。

したがつて、第１並びに第２陰極線管１，２に表示され
る格子状のパターンは“！書き込みｉ１のキー入力のと
きのみ映出される。以上本発明を第１並びに第２陰極線
管ともにライトペンによつて情報の書き込み、消去、転
送可能な装置に従つて説明してきたが、本発明はこのよ
うな装置に限らず、例えば第１陰極線管に表示される全
情報の分割方法を実施例のように１文字分とはせずに、
適宜大きさのプロツクに分割するものであつて、この大
きさのプロツクの全情報を第２陰極線管に拡大表示し、
使用者が第１陰極線管画面上の任意の情報を部分拡大し
て見易すくするような２画面構成の陰極線管デイスプレ
イ装置とすることができる。

【図面の簡単な説明】

第１図は本発明の第１陰極線管の表示様式の一例を示す
図、第２図は本発明の実施例装置の構成を示すプロツク
図、第３図は本発明の第２陰極線管の表示様式の一例を
示す図、第４図は本発明のキー入力手段の構成の一例を
示す図、第５図は本発明装置の要部実施例構成を示すプ
ロツク図、第６図は第１並びに第２陰極線管の画面Ｙ方
向の格子信号の発生過程を示すタイムチヤート、第７図
は第１陰極線管の画面Ｘ方向の格子信号の発生過程を示
すタイムチヤート、第８図は第２陰極線管の画面Ｘ方向
の格子信号の発生過程を示すタイムチヤートである。 １５・・・・・・第１カウンタ、２５・・・・・・第２
カウンタ、１５５，１５６・・・・・・第１横格子信号
発生手段、１５３・・・・・・第１縦格子発生手段、２
５３・・・・・・第２横格子発生手段、２５２・・・・
第２縦格子発生手段、１６・・・・・・第１回路手段、
２６・・・・・・第２回路手段。

Claims (1)

【特許請求の範囲】
1. １ 第１陰極線管の画面上に表示される全情報を等分割
   することによつて得られる複数個の情報ブロックのうち
   の１ブロック分の情報が第２陰極線管の画面上に拡大表
   示され、前記第１並びに第２陰極線管に表示される情報
   がそれぞれ書き替え可能であつてかつまた相互に転写可
   能な２画面構成の陰極線管ディスプレイ装置において、
   前記第１陰極線管の１情報ブロック中に含まれる走査線
   数を１単位として計数する第１カウンタと、前記第１カ
   ウンタの各計数時点で少なくとも１個のパルスを作成し
   、前記第１陰極線管に表示される全情報の縦方向の表示
   期間において複数個のパルスを出力する第１横格子信号
   発生手段と、前記第１陰極線管の１情報ブロック中に含
   まれる絵素数を１単位として計数する第２カウンタと、
   前記第２カウンタの各計数時点で少なくとも１個のパル
   スを作成し、前記第１陰極線管に表示される全情報の横
   方向の表示期間において複数個のパルスを出力する第１
   縦格子信号発生手段と、前記表示情報を書き替えまたは
   転写するとき、前記第１縦並びに横格子信号発生手段か
   ら出力されるパルスに応じて前記第１陰極線管に表示さ
   れる絵素の輝度を一定に制御する第１回路手段と、前記
   第２陰極線管に表示される全情報の縦方向の表示期間に
   含まれる全走査線数を前記第１カウンタの計数値で分割
   し、前記第２陰極線管の垂直走査と同期して前記分割値
   と対応する位置の走査線の垂直走査時点で少なくとも１
   個のパルスを出力する第２横格子信号発生手段と、前記
   第２陰極線管に表示される全情報の横方向の表示期間に
   含まれる全絵素数を前記第２カウンタの計数値で分割し
   、前記第２陰極線管の水平走査と同期して前記分割値と
   対応する位置の絵素の水平走査時点で少なくとも１個の
   パルスを出力する第２縦格子信号発生手段と、前記表示
   情報を書き替えまたは転写するとき、前記第２縦並びに
   横格子信号発生手段から出力されるパルスに応じて前記
   第２陰極線管に表示される絵素の輝度を一定に制御する
   第２回路手段とを備えてなることを特徴とした陰極線管
   ディスプレイ装置の格子状パターン発生装置。