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JPS59185098A - 自己診断回路内蔵型半導体メモリ装置 - Google Patents

自己診断回路内蔵型半導体メモリ装置

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Publication number
JPS59185098A
JPS59185098A JP58058023A JP5802383A JPS59185098A JP S59185098 A JPS59185098 A JP S59185098A JP 58058023 A JP58058023 A JP 58058023A JP 5802383 A JP5802383 A JP 5802383A JP S59185098 A JPS59185098 A JP S59185098A
Authority
JP
Japan
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circuit
information
memory cell
column
row
Prior art date
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Application number
JP58058023A
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English (en)
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JPS6236317B2 (ja
Inventor
Yutaka Kumagai
豊 熊谷
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
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Priority to US06/596,281 priority patent/US4615030A/en
Priority to DE19843412677 priority patent/DE3412677A1/de
Priority to GB08408670A priority patent/GB2137784B/en
Publication of JPS59185098A publication Critical patent/JPS59185098A/ja
Publication of JPS6236317B2 publication Critical patent/JPS6236317B2/ja
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14Error detection or correction of the data by redundancy in operation
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/88Masking faults in memories by using spares or by reconfiguring with partially good memories

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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は、自己診断回路機能及び自己修復機能を持つ半
導体メモリ装置11ζ関するものである。
(背景技術) 半導体プロセス及び微細化技術の向上により、半導体メ
モリは高集積化、高速化の動きが著しく、現在では25
6にグイナミソクメモリ及び1Mビット級のメモリの開
発が進められている3−1シかしながら、この半導体メ
モリの大容量化、大型チップ化にともない、半導体メモ
リでは局所的な小欠陥による少数の不良ビットを有する
チップが全体にしめる良品の割合、すなわち歩留りにま
すます大きく影響してくる。
これら少数の不良ビットをあらかじめチップ上に設けた
予備ビットへ置換できれば、歩留りは大幅に改善される
。このようにして考え出されたのが、いわゆるオンチッ
プ冗長構成方式による欠陥救済技術である。
第1図に従来の半導体メモリ装置のブロックダイアグラ
ムを示す。アドレス入力信号(AD)が行アドレスドラ
イバ1に入力し、行アドレスデコーダ2を経由し、n行
×m列のメモリマトリックス3の1行を選択する。同様
に列側のアドレス入力信号は列アドレスドライバ4vc
入力己、列アドレスデコーダ5を経由し、上記メモリマ
トリックス3の1列を選択する。選択されたメモリセル
には、メモリ書込みサイクル時、データ入力回路7から
の情報がマルチプレクサ6を経由し入力される。
一方メモリ読出しサイクル時には、上記選択されタメモ
リセルの情報がマルチプレクサ6を経由し、データ出力
回路8に出力される。才だデータ入力回路7とデータ出
力回路8は、愈入力信号を入力とする勉コントロール回
路(ライトエネーブル回路)9からの制御信号φR7φ
Wにより制御される。
第2図に、従来の改良された半導体メモリ装置のブロッ
クダイアグラムを示す。本方式(d代表的なオンチップ
冗長構成であり、その内容を一言でいえば、不良ビット
を検出し予備ビットへ置換する方式である。メモリマト
リックス3には、行アドレスドライバlに接続した予備
の行アドレスデコーダ10を経由した予備行]1が接続
されている。
またメモリマトリックス3には列アドレスドライバ4に
接続された予備の列アドレスデコーダJ2を経由した予
備列13が接続されている8、予備列1:う(dマルチ
プレクサ14を経由し、マルチプレクサ6と一体となシ
データ入力回路7及びデータ量力回路8に接続する。
第3図は、第2図のブロックダイアグラムの中でメモリ
マトリックス3、予備の行デコーダJO1予備の列デコ
ーダ12、及び予備行11、と予備列13とをより詳細
に示したものである。
行デコーダ出力であるワードラインXt〜Xnはメモリ
セルM+、t −Mn、+r+までの行方向の選択を行
い、列デコーダ出力Y1〜YmはメモリセルM、、、〜
Mn、mの列方向の選択を行う。一方メモリマトリック
ス3内にレイアウトされた予備行すなわちメモリセルM
s、+〜Ms、sと、予備列すなわちメモリセルM1.
B □ Ms、sをそれぞれ予備行デコーダ10及び予
備列デコーダ12が選択する。
今、ワードラインX2に接続されているメモリセルM2
.1− M2.m のいずれかに欠陥が生じ、予備ワー
ドラインXsに切り換えられたとすると、代表的なオン
チップ冗長構成でメd−ザトリミング装置でのポリシリ
コンヒユーズ方式では、ワードラインX2のデコーダ出
力部Pのポリシリコン配線部がレーザにて切断され、一
方予備行デコーダ10にある接地トランジスタのドレイ
ン側にあるポリシリコン配線部Qがレーザにてトリミン
グされ、ワードラインX2を選択した時と同様な状態を
作シだす。これにより欠陥メモリセルの持つワードライ
ンX2が予備行すなわち予備ワードラインXsに切シ換
わる。同様に列側に欠陥がめった場合、列デコーダ出力
Y1〜Ymのいずれからデコーダ出方s p’が切断さ
れ、予備列デコーダ12内のQ′点がレーザで選択トリ
ミングされる。
これにより、予備行あるいは予備列をもつオンチップ冗
長構成による従来の改良でれた半導体メモリ装置では、
たとえチップ上に少数の不良ビットを持っていたとして
も、あらかじめチップ上に設けた予備ビットへの置換が
できるため、実質的な良品率すなわち歩留りを大幅に改
善することができる。
しかしながら、前述したレーザトリミング装置によるポ
リシリコン溶断方式、あるいは電気的過電流によるポリ
シリコン溶断方式等の冗長構成r(おいては、物理的に
ヒユーズ部分のり断を行うだめ特別な外部トリミング装
置の必要、あるいはガードリングなどの汚染対策、溶断
′關所に対する再保護膜工程などのプロセスの複雑さな
と、佃頼性上あるいは工程上解決しなければならない問
題が多く、かつ装置設備などによる外部処理が生じるの
が難点であった。
(発明の目的) 本発明の目的は、これら従来のオンチップ冗長構成方式
による欠陥救済技術の欠点を除去するため、回路上の工
夫によシ自己診断機能及び自己修復機能を持つ半導体メ
モリ装置を提供することにある。これによシ低価格なこ
とはもちろん多種の判断機能を持つ半導体メモリ装置及
びメモリ機能を持つ論理装置の回路方式を提供すること
にある。
(発明の構成及び作用) 第4図に、本発明による半導体メモリ装置の基本ブロッ
クダイアグラムを示す。アドレス入力信号ADが行アド
レスドライバ1及び列アドレスドライバ4に入力し、行
アドレスデコーダ2及び列アドレスデコーダ5を経由し
、n行×m列のメモリマトリックス3の1行1列を選択
し、その交点にある特定のメモリセルが選択される。メ
モリ書込サイクル時、選択されたメモリセルにはデータ
し入力し、一方メモリの読出しサイクル時vcB上記選
択されたメモリセルの情報がマルチプレクサ6を経由し
データ出力回路8に出力σれる。自己診断回路15il
−i:、、マルチフラクサ6とデータ入力回路7及びデ
ータ出力回路とを共通に結ぶチータラインD、I)に接
続し、メモリマトリックス3内のある選択されたメモリ
セルへの情報の潜込み彼、上記メモリセルへの情報の書
込みが正常に行われたかどうかの判断を行う。この自己
診断回路j5からの照合出力線Pは、メモリマドl)ノ
クス3の各r′:]:及び各列に接続した行レジスタ回
路1Gと列レジスタ回路17に入力する。行レジスタ回
路】6と列レジスタ回路17は、照合出力線Pのili
制御にょシ誤和、込みがあったメモリセルの行及び列情
報を回路内にとり込むとともに、メモリの読出しサイク
ル中にはその取り込まれた情報とその時選択されたメモ
リセルの行及び列情報が一致したとき、出力コントロー
ル回路18にその判断結果を出力する。またデータ出力
回路8に接続された出方反転回路19は、上記出力回路
18からの制御信号を得てデータ出力回路8に取り込ま
れた読出し情報を反転し、出力端子I)ouTに出力す
る。データ入力回路7とデータ出力回路8及び自己診断
回路15は、大入力信号を入力するl wF、コントロ
ール回路9からの制御信号φR1φWによシ制御される
第5図は、連想メモリ回路を使用した自己診断回路15
0代表的具体側である。データラインD、Dの信号は、
制御信号−に制御されるトランスファートランジスタQ
+ 、 Q2により、トランジスタQ3〜Q6から成る
フリップフロップ回路内のnode  lとnode2
に取り込まれる。また照合出力線Pはケート入力をデー
タラインDとnode 2とするトランジスタQ8.Q
7により接地され、また同様にゲート入力をチータライ
ンDとnode lとするトランジスタQ[、Q9によ
り接地されている点P′を反転させたものである。
今メモリマトリックス3内のあるメモリセルが選択され
入力データ回路7から入力情報が書込捷れたとする。こ
こで、データラインDをゝゝH“データラインbをゝゞ
L“とすると、書込みサイクルの量制御信号φWがVV
H”レベルとなるためトう7ジスタQ+ 、 Q2が導
通し、node lがゝゝH/rnode 2がゝゝL
〃にセントされる。次に書込みサイクルの後半VCC大
入力信号ゝゝH“レベルになり読出しモートになる(一
般にこの時間はライトl)カバリ一時間として定義され
ている)。この時、選択されたメモリセルに書込まれた
ばかりの情報が読み出されデータラインD、Dに表われ
る、 今、メモリセルから正しい情報が出力されたとすると、
データラインDはゝゝH〃データラインbば\ゝL“と
なる。従って、トランジスタQ8は導通であるがQ7は
非導通となり、またトランジスタQ+oは非導通である
がQ9は導通となシ、点P′はゝゝ1(″レベルを保ち
照合出力線Pは′″″L〃″L〃レベル。一方、メモリ
セルから誤情報が出力されたとすると、データラインD
は\\L〃チータラインbばゝ″H“となる。
この状態では自己診断回路]5内のトランジスタQ+。
とQ9がともに導通状態となり、点P′は接地レベルと
なり照合出力線Pは\\H〃レベルとなる。これにより
自己診断回路15は、メモリセルに誤情報が害込捷れた
かどうかを判断することができる。
第6図は本発明による半導体メモリ装置の行レジスタ回
路]6、列レジスタ回路17及び出力コントロール回路
18、出力反転回路19の代表的具体例である。行レジ
スタ回路16はワードライン出力X、〜Xnに接続され
、また列レジスタ回路17は列デコーダ出力Y1〜Ym
に接続され、ともに同一な回路方式をとる。トランジス
タQuは各自の接続しているワードラインあるいは列デ
コーダ出力が選択され、かつ自己診断回路15からの照
合出力線Pが1L H//レベルとなったとき、ワード
ラインのゝゝH〃レベルをトランジスタQ1□〜QzK
よる内部レジスタに取り込む。すなわち、メモリマトリ
ックス内の選択されたメモリセルに誤情報が書込まれた
とき、そのメモリセルに対応した行1列の情報がそれぞ
れの行1列レジスタ回路16 、17に取り込まれ、内
部レジスタの出力点QはゝゝH〃レベルにセットされる
今、メモリが読出しサイクルとなり誤情報が書込まれた
メモリセルが読出されたとすると、選択さレベルとなる
だめ、行及び列レジスタ回路1(i 、 +7内のトラ
ンジスタQ+7が導通となっているため、行コントロー
ル信号Xsト列コントロール信号YsがともにゝゝL〃
レベルとなり、出力コントロール回路18の出力信号S
はゝIH“レベルとなる。すなわち、メモリマトリック
ス内の誤情報が一筈込寸れだメモリセルが読出されたさ
き、出力コントロール回路18からの制御信号Sはゝゝ
H“レベルを出力する。
出力反転回路19は、出力コントロール回路18からの
制御信号Sにより、メモリの出力端子DOLITへの出
力信号を反転させる働きを持つ。正常な情報が書込寸れ
だメモリセルが読出されている間は、出力コントロール
回路18からの制御13号SはゝゝL“レベルを保持す
るため、出力反転回路19のトランジスタQCs + 
Q10は導通、トランジスタQ20. Q2+は非導通
となり、出力反転回路19はメモリセルからの情報をそ
のまま出力端子DoUTへ送り出す。一方、誤情報が書
込まれたメモリセルが読出された時、出力コントロール
回路18からの制御信号SはゝゝH//レベルとなるだ
め、トランジスタQ+s + Q19は非導通、トラン
ジスタQ20 + Q21は導通となり、出力反転回路
19はメモリセルからの情報を反転して出力端子DOU
Tへ送9出す。
メモリセルからの読出し情報は2値すなわちH“レベル
かゝゝL“レベルかのいずれかであるため、誤情報(た
とえばゝゝL“レベル)を反転して出力すること(LI
H“レベル)は正情報を出力することになる。すなわち
、出力反転回路19はメモリマトリックス内の誤情報が
書込まれたメモリセルが読出されたとき、出力コントロ
ール回路18からの制御信号Sを受けて正情報を出力す
る機能を持つ。
以上説明したように、本発明による代表的な半導体メモ
リ装置の実施例においては、データライン上に選択され
たメモリセルへの書込みが正常に行われたかどうかの判
断を行う自己診断回路を持ち、かつ自己診断回路からの
制御信号により行及び列の情報を保持できる行レジスタ
回路1列レジスタ回路を持ち、かつ誤情報が書込捷れた
メモリセルが読出し選択されたとき行及び列レジスタ回
路がその判断結果を受けとり制御信号を出力することの
できる出力コントロール回路を持ち、かつ出力コントロ
ール回路からの制御信号によりメモリセルからの読み出
し情報を反転することのできる出力反転回路を持つため
、選択されたメモリセルが誤情報が書込址れたとき、そ
れを自己診断し、かつその誤情報が瞥込まれたメモリセ
ルが選択されたときその情報を修正し正しい情報をメモ
リの出力端子に送りこむことができる。
これにより本発明による半導体メモリ装置においては、
チップ上への物理的な外部から処理も必要もなく、また
プロセス工程上においても従来技術をその1ま採用でき
1、かつ汚染防止などの信頼性上の問題も除去され、回
路設計上の工夫たけて半導体メモリ装置内の欠陥を自己
診断しかつ自己修復することができる。この方式により
、外部処理設備の必要もない低価格な半導体メモリ装置
を提供することができる。
(発明の効果) 本発明によれは、不良ビットに対する救済方法として自
己診断機能と自己修復機能を内蔵した半導体メモリ装置
を提供することができ、汎用大容量グイナミノク及びス
タティックメモリに最適であるとともに、メモリ機能を
内蔵するマイクロプロセッサなど各種論理LSI装置へ
の適用が可能である。
【図面の簡単な説明】
第1図は従来の半導体メモリ装置のブロックダイアグラ
ム、第2図は従来の改良されたオンチップ冗長構成の半
導体メモリ装置のブロックダイアグラム、第3図は第2
図の中のメモリマトリックス及び予備デコーダ部の詳細
図、第4図は本発明による半導体メモリ装置の基本ブロ
ックダイアグラム、第5図は自己診断回路の代表的具体
例、第6図は行及び列レジスタ回路、出力コントロール
回路、出力反転回路の代表的具体例である。 1.4・ アドレスドライバ、2,5 アドレスデコー
ダ、3・メモリマトリックス、6・マルチプレクサ、7
 データ入力回路、8・・データ出力回路、9・・霞コ
ントロール回路、10 、12・・・予備デコーダ回路
、11  予備行、13  予備列、15  自己診断
回路、16・・行レジスタ回路、17  列レヅスタ回
路、18・・・出力コントロール回路、19・出力反転
回路。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士  山  本  恵  −

Claims (1)

    【特許請求の範囲】
  1. n行×m列のマトリックスからなるメモリアレーと、該
    メモリアレーの各列ごとに配置されたスイッチ機能を通
    して共通に接続されたデータラインと、該データライン
    に接続しメモリアレー内のある選択されたメモリセルに
    情報を薔込む入力回路部と、前記データラインに接続さ
    れメモリアレー内のある選択されたメモリセルからの情
    報を読み出すデータ出力回路部とからなる半導体メモリ
    装置において、前記データライン上に接続されメモリア
    レー内のある選択されたメモリセルへの情報の書込み後
    すぐに前記メモリセルからの情報の読出しを行ない前記
    メモリセルへの情報の書込みが正常に行われたかどうか
    の判断を行う自己診断回路と、前記メモリプレーの各行
    及び各列に接続され前記自己診断回路からの入力信号に
    より前記メモリセルを選択した行と列との情報を格納す
    るレジスタ回路と、前記レジスタ回路に接続されメモリ
    アレー内のある選択されたメモリセルからの情報の読出
    し時にそのメモリセルの行と列とが前記レジスタ回路の
    行と列との情報と一致したかとうかの判断を行なう出力
    コントロール回路と、該出力コントロール回路からの入
    力信号により前記チータラインに接続したデータ出力回
    路の情報を反転する出力反転回路とを具備したことを特
    徴とする自己診断回路内蔵型半導体メモリ装置6.
JP58058023A 1983-04-04 1983-04-04 自己診断回路内蔵型半導体メモリ装置 Granted JPS59185098A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58058023A JPS59185098A (ja) 1983-04-04 1983-04-04 自己診断回路内蔵型半導体メモリ装置
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Applications Claiming Priority (1)

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JP58058023A JPS59185098A (ja) 1983-04-04 1983-04-04 自己診断回路内蔵型半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPS59185098A true JPS59185098A (ja) 1984-10-20
JPS6236317B2 JPS6236317B2 (ja) 1987-08-06

Family

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Family Applications (1)

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JP (1) JPS59185098A (ja)
DE (1) DE3412677A1 (ja)
GB (1) GB2137784B (ja)

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