JP3866345B2

JP3866345B2 - 半導体記憶装置及び半導体記憶装置の試験方法

Info

Publication number: JP3866345B2
Application number: JP32860396A
Authority: JP
Inventors: 嘉裕鈴村; 英則野村; 伸幸阿部; 賢治永井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-12-09
Filing date: 1996-12-09
Publication date: 2007-01-10
Anticipated expiration: 2016-12-09
Also published as: JPH10172297A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置のデータ書き込み及び読み出し回路に関するものである。
【０００２】
近年、半導体記憶装置はますます高集積化及び大容量化が進んでいる。このため、微細化された記憶セルに不良が発生する確率が高くなる傾向にあり、この不良セルを救済するためにセルアレイに隣接して複数の冗長セルを備えた冗長セルアレイが設けられる。また、不良セルが発生すると、その周囲の正常な記憶セルに悪影響を及ぼすことがあるため、記憶セル間の干渉試験が行なわれている。そして、動作試験により不良品を確実に除去するために、干渉試験を確実に行うことが必要となっている。
【０００３】
【従来の技術】
メモリセルアレイに多数の記憶セルが形成されるＤＲＡＭでは、通常の記憶セルが多数形成される通常セルアレイと、複数の冗長セルが形成される冗長セルアレイとから構成される。
【０００４】
動作試験により通常セルアレイ内に不良セルが発見された場合には、その不良セルに対応するアドレスがヒューズの切断等の操作により冗長アドレス判定回路に設定される。
【０００５】
そして、当該不良セルを選択するアドレスが入力されると、冗長アドレス判定回路の動作により、当該不良セルへのアクセスに代えて冗長セルが選択され、選択された冗長セルに対しセル情報の書き込み動作あるいは読み出し動作が行なわれる。
【０００６】
動作試験時には、通常セルアレイ内の全通常セル及び冗長セルアレイ内の全冗長セルが正常に動作するか否かのセル単独試験と、通常セル及び冗長セルとその周囲のセルとの干渉の有無をチェックするセル干渉試験とが行なわれる。
【０００７】
セル単独試験を行う場合には、例えば全通常セルに同一のセル情報を書き込み、次いで各通常セルからセル情報を読み出すことにより、各通常セルが正常に動作しているか否かが判定される。
【０００８】
冗長セルのセル単独試験を行う場合には、冗長アドレス判定回路に強制冗長信号を入力して、全冗長セルにアクセス可能とした状態で、各冗長セルに書き込み及び読み出し動作を行い、各冗長セルが正常に動作しているか否かが判定される。
【０００９】
セル干渉試験を行う場合には、例えば全通常セルに同一のセル情報を書き込んだ状態で、特定の通常セルを選択してセル情報を反転させ、次いでその特定の通常セルの周囲の通常セルのセル情報が正常に維持さているか否かが判定される。そして、周囲の通常セルのセル情報が破壊されていれば、当該特定の通常セルは不良セルとして判定されてそのアクセスが冗長セルに切り換えられる。
【００１０】
冗長セルのセル干渉試験を行う場合には、冗長アドレス判定回路に強制冗長信号を入力して、全冗長セルにアクセス可能とした状態で、同様にセル干渉試験を行うか、あるいは通常セルの一部へのアクセスをそれぞれ隣接する複数の冗長セルに切り換え、その冗長セル間のセル干渉試験を行っている。
【００１１】
【発明が解決しようとする課題】
ところが、上記のようなセル干渉試験では隣接する通常セルと冗長セルとの間のセル干渉をチェックすることができない。従って、通常セルと冗長セルとの間でセル干渉が生じていても、不良セルを検出することができず、使用時に動作不良が発生するという問題点がある。
【００１２】
この発明の目的は、通常セルと冗長セルとの間のセル干渉試験を、容易にかつ外部端子を増加させることなく行い得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、多数の通常セルを備えた通常セルアレイ４と、前記通常セルアレイ４内の不良セルの動作を置換するための複数の冗長セルを備えた冗長セルアレイ５とが備えられ、外部から入力されるアドレス信号ＡＤ及び制御信号・バーＯＥに基づいて、前記通常セル若しくは冗長セルが選択されてセル情報の書き込み動作及び読み出し動作が行われる。デコーダ２は、テストモード信号ＴＭと、アドレス拡張用のアドレス信号Ａｘとの入力に基づいて、前記通常セルアレイ４と、前記冗長セルアレイ５とを一連のアドレス空間とする。アドレス拡張回路８は、前記テストモード信号ＴＭに基づいて、前記制御信号・バーＯＥが入力される外部端子Ｔexに入力される信号を前記アドレス拡張用のアドレス信号Ａｘとして前記デコーダ２に出力する。
【００１４】
そして、前記アドレス拡張回路は、ＮＡＮＤ回路及びＮＯＲ回路の一方の入力端子に前記テストモード信号が入力され、前記ＮＡＮＤ回路及びＮＯＲ回路の他方の入力端子が前記外部端子に接続され、前記ＮＯＲ回路から前記制御信号が出力され、前記ＮＡＮＤ回路からアドレス拡張用のアドレス信号が出力される。
【００１５】
請求項２では、テストモードと通常動作モードとを切り替えるテストモード信号を入力し、前記テストモード信号に基づいて、テストモードのときには、外部端子から入力されるアドレス信号を、前記デコーダのアドレス拡張用のアドレス信号として出力し、且つ、前記通常動作モードのときには、前記外部端子から入力される信号を制御信号として出力し、前記テストモードのときに、前記アドレス拡張用のアドレス信号に基づいて、冗長セルアレイと通常セルアレイの一部とが一連のアドレス空間とされ、前記冗長セルアレイ及び通常セルアレイ内の冗長セル及び通常セルが順次選択されてセル干渉試験が行われる。
【００１６】
（作用）
請求項１では、アドレス拡張回路に、テストモード信号が入力されると、制御信号が入力される外部端子に入力される信号がアドレス拡張用のアドレス信号としてデコーダに入力される。テストモード信号と、アドレス拡張用のアドレス信号とがデコーダに入力されると、通常セルアレイと、冗長セルアレイとが一連のアドレス空間となる。一連のアドレス空間内では、通常セルと冗長セルのセル干渉試験が確実に行なわれる。
【００１７】
そして、テストモード信号がＬレベルとなると、外部端子に入力される信号がＮＯＲ回路から制御信号として出力され、テストモード信号がＨレベルとなると、外部端子に入力される信号がＮＡＮＤ回路からアドレス拡張用のアドレス信号として出力される。
【００１８】
請求項２では、テストモードと通常動作モードとを切り替えるテストモード信号を入力し、前記テストモード信号に基づいて、テストモードのときには、外部端子から入力されるアドレス信号を、前記デコーダのアドレス拡張用のアドレス信号として出力し、且つ、前記通常動作モードのときには、前記外部端子から入力される信号を制御信号として出力し、前記テストモードのときに、前記アドレス拡張用のアドレス信号に基づいて、冗長セルアレイと通常セルアレイの一部とが一連のアドレス空間とされ、前記冗長セルアレイ及び通常セルアレイ内の冗長セル及び通常セルが順次選択されてセル干渉試験が行われる。
【００１９】
【発明の実施の形態】
図２は、この発明を具体化したＤＲＡＭの一実施の形態を示す。外部から入力されるコラムアドレス信号及びロウアドレス信号からなるアドレス信号ＡＤは、アドレスバッファ１を介してデコーダ２及び冗長アドレス判定回路３に入力される。前記デコーダ２は、メインデコーダ２ａ及び冗長デコーダ２ｂとから構成される。
【００２０】
前記メインデコーダ２ａは、入力されたアドレス信号ＡＤに基づいて、通常セルアレイ４内の通常セルを選択する選択信号を出力し、前記冗長アドレス判定回路３には、通常セルアレイ４内の不良セルに該当する冗長アドレスが設定され、入力されたアドレス信号ＡＤがその冗長アドレスに一致すると、前記冗長デコーダ２ｂに冗長信号を出力する。前記冗長デコーダ２ｂは、入力された冗長信号に基づいて、冗長セルアレイ５内の冗長セルを選択する選択信号を出力する。
【００２１】
前記通常セルアレイ４から読み出されたセル情報は、入出力回路６を介して出力データＤout として出力され、外部から入力される書き込みデータＤinは、入出力回路６を介して、選択された通常セルあるいは冗長セルに書き込まれる。
【００２２】
外部から入力されるテストモードエントリー信号ＴＥは、テストモード検出回路７に入力され、そのテストモード検出回路７はテストモードエントリー信号ＴＥに基づいて、Ｈレベルのテストモード信号ＴＭを生成して、アドレス拡張回路８及び前記デコーダ２に出力する。前記デコーダ２は、Ｈレベルのテストモード信号ＴＭが入力されると、メインデコーダ２ａ及び冗長デコーダ２ｂが一連のデコーダとして動作する。
【００２３】
前記アドレス拡張回路８には、外部端子Ｔexから出力制御信号・バーＯＥ若しくは前記アドレス信号ＡＤの上位ビットのアドレス信号Ａｘが入力される。そして、アドレス拡張回路８は通常動作時に前記テストモード信号ＴＭが入力されない状態では、外部端子Ｔexから入力される出力制御信号・バーＯＥを前記入出力回路６に出力し、テストモード信号ＴＭが入力されているときは、同じく外部端子Ｔexから入力されるアドレス信号Ａｘをデコーダ２に出力する。
【００２４】
前記アドレス拡張回路８の具体的構成を図３に従って説明すると、前記テストモード信号ＴＭは、ＮＡＮＤ回路９及びＮＯＲ回路１０に入力され、前記出力制御信号・バーＯＥ若しくはアドレス信号Ａｘは、バッファ回路として動作するインバータ回路１１ａを介して、前記ＮＡＮＤ回路９及びＮＯＲ回路１０に入力される。
【００２５】
前記ＮＯＲ回路１０の出力信号は、インバータ回路１１ｄ，１１ｅを介して出力制御信号・バーＯＥとして出力され、前記ＮＡＮＤ回路９の出力信号は、インバータ回路１１ｂ，１１ｃを介してアドレス信号Ａｘとして出力される。
【００２６】
上記のように構成されたアドレス拡張回路８では、テストモード時以外の通常動作時にはＬレベルのテストモード信号ＴＭが入力される。すると、ＮＡＮＤ回路９の出力信号はＨレベルに固定され、アドレス信号ＡｘはＨレベルに固定される。
【００２７】
また、ＮＯＲ回路１０はインバータ回路１１ａの出力信号を反転させて出力するため、通常動作時に外部から入力される出力制御信号と同相の出力制御信号・バーＯＥがインバータ回路１１ｅから出力される。
【００２８】
テストモード時にＨレベルのテストモード信号ＴＭが入力されると、ＮＯＲ回路１０の出力信号はＬレベルとなり、インバータ回路１１ｅから出力される出力制御信号・バーＯＥはＬレベルに固定される。
【００２９】
また、テストモード時に外部端子Ｔexから入力されるアドレス信号Ａｘと同相の信号Ａｘがインバータ回路１１ｃから出力される。
次に、上記のように構成されたＤＲＡＭの動作を説明する。
【００３０】
動作試験時には、テストモードエントリー信号ＴＥに基づいてテストモード信号ＴＭがＨレベルとなる。テストモード信号ＴＭがＨレベルとなると、テスト動作時に外部端子Ｔexに入力されるアドレス信号Ａｘがアドレス拡張回路８を介してデコーダ２に入力され、そのデコーダ２はメインデコーダ２ａ及び冗長デコーダ２ｂが一連のデコーダとして動作し、アドレス信号Ａｘを最上位ビットとして、アドレス信号ＡＤより１ビット多いアドレス信号ＡＤ，Ａｘに基づいてワード線選択信号若しくはコラム選択信号を、通常セルアレイ４及び冗長セルアレイ５に出力する。
【００３１】
このような動作により、通常セルアレイ４及び冗長セルアレイ５が同一のアドレス空間となり、アドレス信号ＡＤ，Ａｘに基づいて特定の通常セル若しくは冗長セルが選択される。
【００３２】
そして、通常セル及び冗長セルのセル単独試験と、セル干渉試験とが行なわれる。このとき、通常セルアレイ４と冗長セルアレイ５とはアドレス信号ＡＤ，Ａｘに基づいて同一のアドレス空間となる。従って、通常セルアレイ４及び冗長セルアレイ５内の記憶セルを順次選択してセル干渉試験を行うことにより、通常セルアレイ４と冗長セルアレイ５との境界部に位置する通常セルと冗長セルとのセル干渉試験が確実に行なわれる。
【００３３】
通常動作時には、テストモード信号ＴＭがＬレベルとなり、メインデコーダ２ａ及び冗長デコーダ２ｂはそれぞれ独立して動作する。また、外部端子Ｔexに入力される出力制御信号・バーＯＥはアドレス拡張回路８を介して入出力回路６に入力される。
【００３４】
このような状態で、外部から入力されるアドレス信号ＡＤに基づいて通常セルアレイ４内の特定の通常セルが選択されると、当該セルに対し書き込み動作あるいは読み出し動作が行なわれる。
【００３５】
また、冗長アドレス判定回路３には通常セルアレイ４内の不良セルのアドレスがあらかじめ冗長アドレスとして設定され、入力されたアドレス信号ＡＤと冗長アドレスとが一致した場合には、冗長アドレス判定回路３からデコーダ２に冗長信号が出力される。そして、冗長デコーダ２ｂにより冗長セルアレイ５内の冗長セルが選択され、選択された冗長セルに対し書き込み動作及び読み出し動作が行なわれる。
【００３６】
上記のように構成されたＤＲＡＭでは、次に示す作用効果を得ることができる。
（イ）動作試験時には、Ｈレベルのテストモード信号ＴＭと、外部端子Ｔexに入力されるアドレス信号Ａｘにより、メインデコーダ２ａ及び冗長デコーダ２ｂが一連のデコーダとして動作し、通常セルアレイ４及び冗長セルアレイ５が一連のアドレス空間となる。そして、コラムアドレス信号及びロウアドレス信号について前記アドレス信号Ａｘを入力すれば、図４に示すように、冗長セルアレイ４としてコラム側及びロウ側にそれぞれ冗長セルアレイを設けても、通常セルアレイ４とその冗長セルアレイ５を通常セルアレイ４と同一のアドレス空間とすることができる。
【００３７】
従って、通常セル及び冗長セルを順次選択してセル干渉試験を行うことにより、通常セルアレイ４と冗長セルアレイ５との境界部に位置する通常セルと冗長セルとのセル干渉試験を確実に行うことができる。
（ロ）通常セルアレイ４及び冗長セルアレイ５を一連のアドレス空間とするために、外部から入力されるアドレス信号Ａｘは、出力制御信号・バーＯＥを入力するための外部端子Ｔexを利用して入力されるので、アドレス信号を１ビット増加するために新たな外部端子を設ける必要はない。従って、外部端子数の増加を未然に防止することができる。
【００３８】
また、前記実施の形態ではアドレス信号を１ビット増加させることにより、通常セルアレイ４と冗長セルアレイ５とを一連のアドレス空間としたが、テストモード信号によりメインデコーダと冗長デコーダとを一連のデコーダとして動作させ、入力されるアドレス信号を１ビット分シフトさせることにより、図５（ａ）に示すようにロウ側冗長セルアレイ５ａと通常セルアレイ４の一部とを一つのアドレス空間とすること、あるいは図５（ｂ）に示すように、コラム側冗長セルアレイ５ｂと通常セルアレイ４の一部とを一つのアドレス空間とすることもできる。
【００３９】
【発明の効果】
以上詳述したように、この発明は通常セルと冗長セルとの間のセル干渉試験を、容易にかつ外部端子を増加させることなく行い得る半導体記憶装置及び半導体記憶装置の試験方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施の形態を示すブロック図である。
【図３】アドレス拡張回路を示す回路図である。
【図４】アドレス空間を示す説明図である。
【図５】別のアドレス空間の設定を示す説明図である。
【符号の説明】
２デコーダ
４通常セルアレイ
５冗長セルアレイ
８アドレス拡張回路
ＡＤ，Ａｘアドレス信号
バーＯＥ制御信号
ＴＭテストモード信号
Ｔex 外部端子

Claims

多数の通常セルを備えた通常セルアレイと、前記通常セルアレイ内の不良セルの動作を置換するための複数の冗長セルを備えた冗長セルアレイとを備え、外部から入力されるアドレス信号及び制御信号に基づいて、前記通常セル若しくは冗長セルを選択してセル情報の書き込み動作及び読み出し動作を行う半導体記憶装置であって、
テストモード信号と、アドレス拡張用のアドレス信号との入力に基づいて、前記通常セルアレイと、前記冗長セルアレイとを一連のアドレス空間とするデコーダと、
前記テストモード信号に基づいて、前記制御信号が入力される外部端子に入力される信号を前記アドレス拡張用のアドレス信号として前記デコーダに出力するアドレス拡張回路と
を備え、
前記アドレス拡張回路は、ＮＡＮＤ回路及びＮＯＲ回路の一方の入力端子に前記テストモード信号が入力され、前記ＮＡＮＤ回路及びＮＯＲ回路の他方の入力端子を前記外部端子に接続して、前記ＮＯＲ回路から前記制御信号を出力し、前記ＮＡＮＤ回路からアドレス拡張用のアドレス信号を出力する
ことを特徴とする半導体記憶装置。
多数の通常セルを備えた通常セルアレイと、前記通常セルアレイ内の不良セルの動作を置換するための複数の冗長セルを備えた冗長セルアレイと、前記通常セルアレイ及び前記冗長セルアレイを選択するデコーダとを有する半導体記憶装置の試験方法であって、
テストモードと通常動作モードとを切り替えるテストモード信号を入力し、
前記テストモード信号に基づいて、テストモードのときには、外部端子から入力されるアドレス信号を、前記デコーダのアドレス拡張用のアドレス信号として出力し、且つ、前記通常動作モードのときには、前記外部端子から入力される信号を制御信号として出力し、
前記テストモードのときに、前記アドレス拡張用のアドレス信号に基づいて、前記通常セルアレイと前記冗長セルアレイとを一連のアドレス空間とし、前記通常セルアレイ内のセルと冗長セルアレイ内の冗長セルとを順次選択してセル干渉試験を行う
ことを特徴とする半導体記憶装置の試験方法。