JPS59112649A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−Ｔｎｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏ
ｒ　）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）とからなる１トランジスタ
（ＴＲ３）型メモリ・セルを対象とする。

ｌＴＲ８型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み２読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体年債回路で構成されるところより
、メモリ・セルの占有面精を小さくして、集積度の向上
を図ることか望ましい。

したがって、本発明の目的とするところは、ＩＴ　ＲＳ
型メモリ・セルのセル面積を小さくして集指度の向上を
図った半導体メモリ装置を提供することにある。

以下、実施例にそって図面を参照し、本発明を具体的に
説明する。

第１図（ａ）〜（ｅ）および第２図は本発明の詳細な説
明するための製造工程断面図である。本発明においては
、］、ＴＲ８型メモリ・セルのセル面積を小さくするた
め、スイッチング素子としてＣＣＤ（電荷結合素子）の
原理を利用したＭＩＳＦＥＴを用いるものである。具体
的には同図に示すような製造工程によりメモリ・セルを
形成する。

（ａ）　　ｎ−−型半導体基板１上にフィールド絶縁膜
となるＳｉＯ２膜２を形成する。

（ｂ）スイッチングＭＩＳＦＥＴおよびＭＩＳ容量素子
を形成すべき半導体領域上の８１０２膜２を選択的に除
去し、然る後ゲート絶縁膜となるべき薄いＳｉＯ，、膜
２′を形成する。

（ｃ）　　上記５ｉ０２膜２′のうち、スイッチングＭ
ＩＳＦＥＴのソース（ビットラインに接続されるべき領
域）を形成すべき半導体領域上のＳｉＯ，膜２′を選択
的に除去する。

（ｄｌ　　多結晶シリコン層３を上記基体表面のＭＩＳ
８ｊｆｆｔのゲート電極およびヒツトラインとなるべき
（１１３分に選択的に形成する。このとぎ、ピントライ
ンとなるべき多結晶シリコン層３は、スイッチングＭ　
Ｉ　Ｓ　Ｆ　Ｅ　’Ｔ”のソース領域となるべき部分に
おいて基板１表面と直接接続されるものとなる。

（ｅ）　　半導体不純物（例えばホウ素）をティポジシ
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩＳＦＥＴのソース佃域４を拡散形成す
るとともに、導電性多結晶シリコン３′の表面に絶縁性
を有する多結晶シリコン熱酸化膜３″を形成する。

然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜３″を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。次に、このとぎ、ワード
ラインを構成するアルミニウム配線層を上記ＭＩＳＦＥ
Ｔのケートと接続するように形成し、表面保護のための
ＰＳＧ膜を形成する（図示せず）。なお、同図において
は２ヒント分のメモリ・セルの断面図を示すものである
。

以−に説明しブご］　Ｔ　Ｒ，Ｓ型メモリ・セルに」６
いては、ＭＩＳ容量素子を構成するゲート電極には常時
所定の醒源電圧が印加され、このゲート電極直下の半導
体領域は空乏層化されているものである。

したがって、本発明のようにスイッチングＭｉＳＦＥＴ
のドレイン（Ｍ　Ｉ　Ｓ容量素子に接続されるべき領域
）を省略するものとしても、ｌ’、４　Ｉ　Ｓ容量素子
のゲート電極とＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極と
の間隔か絶縁膜の膜厚である１００ＯＡ〜２０００Ａ程
度しか離れていないことにより、両者のゲート電極によ
る空乏層の拡がりが互いに重なり合５７こめ、上記トレ
イン領域がなくともキアリャの伝達を行なうことができ
、スイッチング素子として作用′１′−る。このことは
、ＣＣＤ（電荷結合素子）の動作原理と同様のものであ
ることより容易に理解されよう。このことより、上記Ｍ
　Ｉ　Ｓ容量素子のゲート電極とＭＩＳＦＥＴのゲート
電極とは少くども３μ以内であればよい。

以上のことより、本発明に係るメモリ・セルのパターン
図は、第３図に示すように、スイ、・チングＭ　Ｉ　Ｓ
　Ｆ　Ｉ’、　Ｔのドレイン領域が省略できるため、第
４図に示すような従来のメモリ・セルに比して明らかな
ようにその占有面積が小さくできる。なお、第３図にお
いて、６はアルミニウム配線により構成されたワードラ
インである。Ｃ，、Ｃ２は上記ワードラインとＭＩＳＦ
ＥＴのゲート電極との接続点であり、第３図かられかる
ようにスイッチングＭＩＳＦＥＴ上から離れブこ場所に
形成されている。上記Ｃ，に接続されるワードライン６
とＣ３に接続されるワードライン６とはそれらの間にＭ
ＩＳＦＥＴを挾むように延びている。

ま１こ、第４図において、ビットラインは拡散層により
構成されるものであるのに対し、第３図に示すように本
発明に係るピントラインは導電性多結晶シリコン層３′
で構成している。このブこめビ・トラインの寄生容量が
小さくできるため、次式（１）から明らかなように出力
検出レベル△■が大ぎくとれる。

ここで、Ｃ８はＭＩＳ容量素子の容量値であり、ＣＤは
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。このことより、１つのビットラインに接続で
きるメモリ・セルの数を多くすることができるから、上
記集積度の向上と合いまって大記憶容量化が図れる。

本発明は前記実施例に限定されず種々の実施形態を採る
ことができる。

例えば、ＭＩＳ容量素子のゲート電極、Ｉ’ｖｉＩＳＦ
ＥＴのゲート電極とは少なくとも３μ以内に近接し、か
つ絶縁分離されるものであればどう構成するものであっ
てもよい。

さらに、第３図において、ワードライン６を導電性多結
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。

また、ＭＩＳＦＥＴはｎチャンネル型ＭＩＳＦＥＴであ
ってもよいことはいうまでもないであろ

【図面の簡単な説明】

第１図（ａ）〜（ｅ）および第２図は本発明に係る半導
体メモリ装置の製造工程断面図の一例を示し、第３図は
その平面図を示し、第４図は従来のｌＴＲ８型メモリ・
セルの平面図の一例を示すものである。 ］・・・基板、２，２′・・・５ｉ０２膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３″・・・多結晶シリコン熱酸化膜、４・・・ソース、
４′・・ドレイン、５・・ケート電極（導電ｔ４“多結
晶シリコン層）、６・・ワードライン（アルミニウム配
線層）。 代理人　弁理士　　高　橋　明　実　Ｌ１２１９ ・　　１１） 、−２ 第　　２　　図

Claims (1)

【特許請求の範囲】
1. １　第１導電型の半導体基板表面に選択的に形成された
   第２導電型の半導体領域、上記半導体領域に接続し上記
   半導体領域上から上記半導体領域が形成されていない上
   記半導体基板上に延びる第１の導電体層、上記第１の導
   電層を挾むように対向し、かつ上記第１の導電体層から
   離間して形成された第１及び第２の容量素子、上記第１
   の容量素子と上記第１の導電体層との間に形成された第
   １のスイッチングＭＩ　５ＦＥＴ、上記第２の容量素子
   と上記第１の導電体層との間に形成された第２のスイッ
   チングＭＩＳＦＥＴからなり、上記第１のスイッチング
   ＭＩＳＦＥＴと第１の容量素子とで第１のメモリセルを
   構成し、上記第２のスイッチングＭＩＳＦＥＴと第２の
   容量素子とで第２のメモリセルを構成するものであって
   、上記第１の導電体層をビットラインとし、上記第１の
   容量素子の一方の電極は上記半導体基板上に形成された
   第２の導電体層からなり、上記第２の容量素子の一方の
   電極は上記半導体基板上に形成された第３の導電体層か
   らなり、上記第１のスイッチングＭＩＳＦＥＴのゲート
   電極は上記第１のスイッチングＭＩＳＦＥＴ上から上記
   第１のスイッチングＭＩＳＦＥＴが形成されない上記半
   導体基板上に延在して形成された第４の導電体層からな
   り、上記第２のスイッチングＭＩＳＦＥＴのゲート電極
   は上記第２のスイッチングＭＩＳＦＥＴ上から上記第２
   のスイッチングＭＩＳＦＥＴが形成されない上記半導体
   基板上で上記第１のスイッチングＭＩＳＦＥＴのゲート
   電極が延在する方向とは反対の方向に延在して形成され
   た第５の導電体層からなり、かつ、上記第１のスイッチ
   ングＭＩＳＦＥＴが形成されない上記半導体基板上の第
   ４の導電体層に接続し上記第１の導電体層を横切る方向
   に延びる第１のワードラインとなる第６の導電体層と、
   上記第２のスイッチングＭＩ　５ＦＥＴが形成されない
   上記半導体基板上の第５の導電体層に接続し上記第１の
   導電体層を横切るとともに上記第６の導電体層に対し実
   質的に並行するように形成された第２のワードラインと
   なる第７の導電体層とを有することを特徴とする半導体
   メモリ装置。