JPH0260163A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術 り１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図、第２図］ Ｈ６発明の効果 （Ｂ、発明の概要） 本発明は、゛詐導体メモリのセル間の漏れ電流を小さく
し、ビット線の容量を小さくシ、ソフトエラーな生じに
＜＜シ、容量素子の電極電位（プレート電位）を任意に
設定することができるようにするため、 半導体基板Ｆの絶縁層の表面にＭＩＳトランジスタが形
成された半導体領域を配置し、半導体基板のＭ［Ｓトラ
ンジスタの下側にあたる部分に半導体基板自身を一方の
電極とする容量素子を設け、該電極と誘電体膜を介して
対向する他方の電極を上記絶縁層に形成したコンタクト
ホールを通して上記半導体領域のＭＩＳ）ランジスタに
接続するようにし・たものである。

（Ａ、産業上の利用分野） 本発明は半導体メモリとその製造方法、特にＭＩＳ）ラ
ンジスタと容量素子でメモリセルが構成された半導体メ
モリとその製造方法に関する。。

（Ｃ，従来技術） 最も集積密度を高くすることのできる半導体メモリは、
メモリセルを一つの情報蓄積用容量素ｆとアクセストラ
ンジスタで構成したダイナミックＲＡＭであり、このダ
イナミックＲＡＭは種々の電子装置に非常に多く用いら
れており、そして、技術開発も非常に盛んで、特公昭６
０−１９５９６号公報、特公昭６０−１９５９７号公報
等により開発の成果が公表されている。

ダイナミックＲＡＭは、月）ＩＪ　Ｓｅｍ１ｃｏｎｄｕ
ｃｏｒＷｏｒｌｄ　１９８８．２４号３１〜３６頁ｒ４
Ｍ、　１６ＭＤＲＡＭの行方−積層容量と溝形容量−」
に記載されているように、半導体基板表面上に積層タイ
プの容量素子を形成した積層容量型のものと、半導体基
板に形成したトレンチ容量素子を形成した溝形容量型の
ものとに大別されるが、現在最も高集積化を図ることが
できるものとして注Ｖノされているのは、半導体基板の
トレンチに溝形容量を形成し、その溝形容量の真上にア
クセストランジスタを形成した構造の溝形容量タイプの
スターティックＲＡＭであり、これは上記月刊誌の３６
頁に断面構造が図示されている。

（Ｄ、発明が解決しようとする問題点）ところで、上述
の溝形容量の真上にアクセスト・ランジスタを形成した
構造のものは、例えばｐ◆型半導体基板上のｐ−型エピ
タキシャル成長層にアクセスＭＩＳトランジスタのｎ型
ソース・ドレイン領域（容［４素子側の領域）が形成さ
れており、メモリセル間の間隔を狭くした場合には１つ
のセルの上記ｎ型領域からｐ型エピタキシャル成長層内
を延びる空乏層が、隣りのセルのｎ型ソース・ドレイン
領域（容量素子側の領域）から延びた空乏層にぶつかっ
てしまう可能性がある。従って、構造的に微細化するこ
とができたとしても電気的には漏洩電流の増大という問
題があり、結局セル間の間隔が充分に狭くできないとい
う聞届が生じる。

また、従来のものは一般にバルクシリコンＭＯＳタイプ
のものであるので、ビット線と基板との間の寄生容量を
小さくすることが難しく、そのため集積性に優れている
オープンビット構成はその反面耐ノイズ性に弱いので採
用し難くなり、その点でも高集積化が抑制されてしまう
。そして、溝形容量タイプのものは必然的にソフトエラ
ーに弱いし、また、プレートに任意のバイアス電圧（例
えば１　／　２　Ｖ　ｃｃ）を印加することができない
と、いう問題を有している。

本発明はこのような問題点を解決すべく為されたもので
あり、セル間の漏れ電流を小さくし、ビット線の容量を
小さくシ、ソフトエラーを生じに＜＜シ、容量素子の電
極電位（プレート電位）を任意に設定することができる
ようにすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明は上記問題点を解決するため、半導体基板上の絶
縁層の表面にＭＩＳ）ランジスタが形成された半導体領
域を配置し、゛トζダ体基板のＭＩＳトランジスタの下
側にあたる部分に半導体基板自身を一方の電極とする容
量素子を設け、該電極と誘電体膜を介して対向する他方
の電極を上記絶縁層に形成したコンタクトホールを通し
て上記半導体領域のＭＩＳトランジスタに接続したこと
を特徴とする。

（Ｆ、作用） 本発明によれば、各ＭＩＳトランジスタ間は半導体メモ
リの絶縁層により分離されているのでセル間の漏洩電流
を飛躍的に低減することができる。そして、ＳＯｔ構造
であり、ＭＩＳトランジスタ側と半導体基板との間には
絶縁層が介在しているのでＭＩＳトランジスタ側に設け
られてるビット線と基板との間の容量を小さくすること
ができ、従って、ノーＣズに強くすることができるので
、集積性に優れるオ・−ブンビット構成の採用が可能に
なる。従って、半導体メモリのより高集積化を図ること
かできる。

そして、容量素子が形成された半導体基板の表面には絶
縁層が形成されておりこれがアルファ線の侵入を阻むの
で耐ソフトエラー性が強くなる。

また、半導体基板は電気的には半導体メモリの他の構成
要素とのいずれにも接続されておらず独合−性を、有し
ているので、任意のバイアス電位（例えばｌ　ｌ　２　
Ｖ　ｃｃ）を与えることができ、延いては誘電体膜に印
加される電圧を低くすることができる。

そして、本発明半導体メモリはアクセスＭＩＳトランジ
スタの下側に容量素子が形成されているので集積密度を
高くすることができる。

（Ｇ、実施例）　［第１図、第２図］ 以Ｆ、本発明半導体メモリとその製造方法を図示実施例
に従って詳細に説明する。

第１図は本発明半導体メモリの一つの実施例を示す断面
図である。

図面において、１はシリコン半導体基板、２は該半導体
基板１上に形成された多結晶シリコン層、３は詠多結晶
シリコン層２の表面に形成された５ｉｎ２からなる絶縁
層、４は該絶縁層３の表面部に選択的に形成された凹部
、５は該凹部４内に形成されたシリコン半導体領域であ
り、上記半導体基板！及び多結晶シリコン層２と、絶縁
層３と、該半導体領域５とでＳＯＩ構造を成している。

上記半導体領域５にはアクセスＭＩＳ）ランジスタが形
成されており、６．７．７は該ＭＩＳトランジスタのソ
ース・トレイン領域で、そのうち６はビット線と接続さ
れる領域、７．７は容ｆｆｉ素子と接続される領域であ
る。８．８は絶縁層３にこれをｖ１通するように形成さ
れたコンタクトホールで、上記ソース・ドレイン領域７
．７の底面からＦ方へ延びており、該コンタクトホール
８．８に多結晶シリコン層９．９が充填されている。

１Ｏ１１０は多結晶シリコン層２表面部のソース・ドレ
イン領域７．７の下側にあたる部分に形成された多結晶
シリコン層で、多結晶シリコン層９．９を介してソース
・ドレイン領域７．７に接続されている。

１１．１１は該多結晶シリコン層１Ｏ１１０と多結晶シ
リコン層２との間に介在せしめられた誘電体膜で、例え
ばＳｉＯ□からなるが、例えばＳｉＯ□　・５ｉＮ−３
ｉ０２の三層構造（ＯＮＯ構造）にしても良い。しかし
て、半導体基板１、多結晶シリコン層２と、誘電体膜１
１、１１と、多結晶シリコン層１０．１０とによって情
報蓄積用の容量素子が構成され、半導体基板１、多結晶
シリコン層２がこの半導体メモリの第１の電極を成し、
多結晶シリコン層１０、ｌＯが第２の電極を成す。そし
て、この第２の電極を成す多結晶シリコン層１０、ｌＯ
は上記コンタクトホール８．８内の多結晶シリコン層９
，９を介して上記Ｍ！Ｓトランジスタのソース・ドレイ
ン領域７．７に電気的に接続されている。

１２．１２はＭＩＳトランジスタのゲート酸化膜、１３
．１３は例えば多結晶シリコンあるいはポリサイドから
なるゲート電極、１４は層間絶縁膜、１５は該層間絶縁
膜１４にソース・ドレイン領域６が露出するように形成
されたビット線コンタクト用コンタクトホール、１６は
例えばアルミニウムあるいはポリサイドからなるビット
線で、該ビットｌ５１６はコンタクトホール１５を通し
てソース・ドレイン領域６に接続されている。

このような半導体メモリは、メモリセル間が絶縁層３に
よって分離されており、一般の溝形容量タイプのダ・（
ナミックＲＡＭにおけるようなセル間の漏洩は全くない
。

そして、ＳｏＩ構造であるので、ビット線１６と半導体
基板ｌとの間の静電容量を非常に小さくすることができ
る。従って、耐ノイズ性を高めることができ、延いては
より集積性に優れたオープンビット構成の採用が可能と
なる。

また、Ｓｏｌ構造の半導体基板側に容量素子が形成され
、容量素子へのアルファ線の侵入を絶縁層により阻むこ
とができるので、耐ソフトエラー性が高くなる。

更に、本半導体メモリは半導体基板１．多結晶シリコン
層２が他のどれとも電気的に接続されていないので、こ
の１導体基板１．多結晶シリコン層２に任意のバイアス
電圧を印加することができる。従って、電源電圧ＶＣＣ
の２分の１の電圧１／２ｖｃｃを半導体基板１にプレー
ト電圧として印加することにより誘電体膜１１に加わる
電圧を゛ト減し、Ｓ／Ｎの向上、誘電体１１ｉの（Ａ顕
性の向上を図ることができる。

しかも、本半導体メモリは、アクセスＭＩＳトランジス
タの下側に容量素子が形成されて、いるので、集ｈＪ密
度も高くすることができ、１６Ｍビット更には６４Ｍビ
ットのスターデイックＲＡＭを実現する可能性を有して
いる。

第２図（Ａ）乃至（Ｋ）は第１図に示した本発明半導体
メモリの製造方法の一つの実施例を工程順に示すもので
ある。

（Ａ）・第１のシリコン半導体基板１７を用意し、該半
導体基板１７の表面部を選択的にエツチング（深さ例え
ば０．１μｍ）することにより凸部１８を形成する。第
２図（Ａ）は凸部１８形成後の状態を示す。この第１の
半導体基板１７は第１図に示した半導体基板１とは全く
別の半導体基板であり、最終的には凸部１８がＭＩＳト
ランジスタの形成された半導体領域５（第１図参照）と
して残るだけで他は除去される。

（Ｂ）次に、第２図（Ｂ）に示すように第１の半導体基
板１７の表面上に５ｉ０２からなる絶縁層３を形成する
。

（Ｃ）次に、同図（Ｃ）に示すように絶縁層３に選択的
エツチングによりコンタクトホール８．８を形成して凸
部１８表面（これは半導体領域５の裏面にあたる。）の
ソース・ドレイン領域７．７を形成すべき部分を露出さ
せる。

（Ｄ）次に、同図（Ｄ）に示すようにコンタクトホール
８．８を多結晶シリコン層９．９で埋める。こ九は多結
晶シリコン層９．９をＣＶＤにより形成し、その後エツ
チングして多結晶シリコン層９．９の表面を絶縁層３の
表面と面一　（ツライチ）になるように平坦化すること
によって行うことができる。

（Ｅ）次に、同図（Ｅ）に示すように絶縁層３の多結晶
シリコン層９．９表面が露出した部分上に容！ｉｔ素子
の第２の電極を成す多結晶シリコン層１０、ｌＯを形成
する。この多結晶シリコン層１０．１０の形成は多結晶
シリコン層を例えば数μｍ形成し、その後フォト・エツ
チングすることにより行うことができる。

（Ｆ）次に、同図（Ｆ）に示すように、多結晶シリコン
層１０．１０の表面に加熱酸化により５ｉｎ２からなる
誘電体膜１１，１１を形成する。尚、誘電体膜１１．１
１を例えば５ｉｎ２ＳｉＮ−８ｉ０２の三層構造膜で構
成するようにしても良い。勿論、このようにする場合に
は気相成長（ＣＶＤ）工程が必要となる。

（Ｇ）次に、絶縁層３上に多結晶シリコン層２を多結晶
シリコン層１０．１０の厚さよりも充分に厚く（例えば
５〜１０μｍ）形成し、しかる後多結晶シリコン層２の
表面１９を研削し、更に研磨することにより表面を平坦
化する。第２図（Ｇ）は表面１９平坦化後の状態を示す
。

（Ｈ）次に、第２図（Ｈ）に示すように多結晶シリコン
層２の表面１９上に第２のシリコン半導体基板１を貼り
合せる。２０は半導体基板１７の裏面である。

（Ｉ）次に、第２図（りに示すように半導体基板１７と
半導体基板ｌの貼り合せ体を裏返しにする。

（Ｊ）次に、第１の半導体基板１７を裏面２０側から研
磨し同図（Ｊ）に示すように半導体基板１７の凸部１８
であった部分のみが残存する状態にする。この場合、絶
縁層３の表面が研磨におけるストッパーになる。そして
、半導体基板１７の残存したものが半導体領域５となる
。

（に）その後、第２図（に）に示すように半導体基板５
に例えば一般のＳＯ■トランジスタを形成する方法と同
じ方法でアクセスＭＩＳｉ−ランジスタを形成すると、
第１図に示すような半導体メモリを得ることができる。

このように、前述した種々の利点をもった半導体メモリ
は第２図に示すような方法で製造することができる。

（Ｈ，発明の効果） 以北に述べたように１本発明半導体メモリは、ＭＩＳト
ランジスタと容量素ｆでメモリセルが構成された半導体
メモリにおいて、半導体基板上の絶縁層の表面に半導体
領域が形成され、該半導体領域の表面部に上記Ｍｉｓ）
ランジスタが形成され、該半導体基板の上記ＭＩＳトラ
ンジスタのＦ側にあたるところに該半導体基板自身を第
１の電極とし、これと誘電体膜を介して対向する電極層
を第２の電極とする上記容量素子が形感され、該容量素
子の他方の電極を成す半導体層と、１記半導体領域に形
成されたＭＩＳトランジスタとが絶縁層に形成されたコ
ンタクトホールな通じて電気的に接続されてなることを
特徴とするものである。

従って、本発明半導体メモリによれば、各ＭＩＳトラン
ジスタ間は半導体基板上の絶縁層により分離されている
のでセル間の漏洩電流を飛躍的に低減することができる
。そして、ＳＯＩ構造であり、ＭＩＳトランジスタ側と
半導体基板との間には絶縁層が介在しているのでＭＩＳ
トランジスタ側に設けられてるビット線と基板との間の
容量を小さくすることができ、従ってノイズに強くする
ことができるので、集積性に優れるオーブンビット構成
の採用が可能になる。依って、半導体メモリのより高集
積化を図ることができる。

そして、容Ｈｔ素子が形成された半導体基板の表面には
絶縁層が形成されておりこれがアルファ線の侵入を阻む
ので耐ソフトエラー性が強くなる。

また、゛詐導体基板は電気的には半導体メモリの他の構
成要素とのいずれにも接続されておらず独σ性をｊＴ　
しているので、任、０：のバイアス電位（例えば１　／
　２　Ｖ　ＣＣ）を与えることができ、延いては誘電体
膜に印加される電圧を低減することができる。

そして、本発明半導体メモリはアクセスＭＩＳトランジ
スタの下側に容量素ｆが形成されているので集積密度を
高くすることができるのである。

また、上記本発明半導体メモリは、第１の半導体基板の
表面に後でＭＩＳトランジスタが形成される半導体領域
となる凹部を形成する工程と、１記゛姓導体基板の表面
に絶縁層を形成する工程と、上記絶縁層に上記半導体基
板の凸部表面を露出させるコンタクトホールな形成する
工程と、上記絶縁層上に上記コンタクトホールを通じて
上記半導体基板の凸部表面に接続される電極層を形成す
る工程と、上記電極層表面に誘電体膜を形成する工程と
、上記電極層を上記誘電体膜を介して覆う半導体層を絶
縁層上に形成する工程と、上記半導体層の表面を平坦化
したうえで該表面に第２の半導体基板を接着する工程と
、上記第１の半導体基板をその裏側から上記凸部が半導
体領域として残存するように除去する工程と、上記第１
の半導体基板の残存した半導体領域にＭ　Ｉ　Ｓ　ｌ−
ランジスタを形成する工程とを有する製造方法により、
即ち、半導体領域を得るための半導体基板（第１の半導
体基板）の半導体＠域［に絶縁層を形成し更に絶縁層上
の半導体領域のＬにあたる部分に８墳素子を形成し、容
量素子形成後別の半導体基板を貼り合せて第１の半導体
基板を裏側から研磨して半導体領域を露出させ、該゛ｒ
導体領域にＭＩＳトランジスタを形成するという貼り合
わせ技術を駆使した方法により製造することができ、高
性能、高集積度の半導体メモリの提供が可能である。

【図面の簡単な説明】

第１図は本発明半導体メモリの−・つの実施例を示す断
面図、第２図（Ａ）乃至（Ｋ）は本発明半導体メモリの
製造方法の一つの実施例を工程順に示す断面図である。 符号の説明 １　・　・　・ ２・・・ ３・・・ ８　・　・　・ ｌＯ・・ １７　・　・ ！１導体基板（第２の半導体基板）、 多結晶シリコン層、 絶縁層、５・・・半導体領域、 コンタクトホール、 ・第２の電極、１１・・・誘電体膜、 ・第１の′ｔ−導体基板。

Claims (2)

【特許請求の範囲】
1. （１）ＭＩＳトランジスタと容量素子でメモリセルが構
   成された半導体メモリにおいて、 半導体基板上の絶縁層の表面に半導体領域が形成され、 上記半導体領域の表面部に上記ＭＩＳトランジスタが形
   成され、 上記半導体基板の上記ＭＩＳトランジスタの下側にあた
   るところに該半導体基板自身を第１の電極とし、これと
   誘電体膜を介して対向する電極層を第２の電極とする上
   記容量素子が形成され、上記容量素子の第２の電極を成
   す電極層と、上記半導体領域に形成されたＭＩＳトラン
   ジスタとが絶縁層に形成されたコンタクトホールを通じ
   て電気的に接続されてなる ことを特徴とする半導体メモリ
2. （２）第１の半導体基板の表面に後でＭＩＳトランジス
   タが形成される半導体領域となる凸部を形成する工程と
   、 上記半導体基板の表面に絶縁層を形成する工程と、 上記絶縁層に上記半導体基板の凸部表面を露出させるコ
   ンタクトホールを形成する工程と、上記絶縁層上に上記
   コンタクトホールを通じて上記半導体基板の凸部表面に
   接続される電極層を形成する工程と、 上記電極層表面に誘電体膜を形成する工程と、上記電極
   層を上記誘電体膜を介して覆う半導体層を絶縁層上に形
   成する工程と、 上記半導体層の表面を平坦化したうえで該表面に第２の
   半導体基板を接着する工程と、 上記第１の半導体基板をその裏側から上記凸部が半導体
   領域として残存するように除去する工程と、 上記第１の半導体基板の残存した半導体領域にＭＩＳト
   ランジスタを形成する工程と、 を有することを特徴とする半導体メモリの製造方法