JPS59110098A - デ−タ記憶装置の誤り訂正装置 - Google Patents
デ−タ記憶装置の誤り訂正装置Info
- Publication number
- JPS59110098A JPS59110098A JP57218660A JP21866082A JPS59110098A JP S59110098 A JPS59110098 A JP S59110098A JP 57218660 A JP57218660 A JP 57218660A JP 21866082 A JP21866082 A JP 21866082A JP S59110098 A JPS59110098 A JP S59110098A
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- Japan
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- parity
- data
- storage device
- error
- lateral
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はデータ記憶装置の誤り検出及び、誤り訂正に関
するものである。従来、誤りの訂正にはハミング符号、
ファイア符号等全データに付加して実現していたが、こ
ｔらの符号はデータに対して付加するピット数が多く、
記憶素子を多量に使い高価になる欠点があった。そｎに
対して安価にデータの誤Ｖを検出をするためには、デー
タにバリティピラトラ付加することが行わｎてぃたが、
誤りの訂正は不可能であった。本発明は、安価で誤フ訂
正の可能なデータ記憶装置を得ることを目的とする。
するものである。従来、誤りの訂正にはハミング符号、
ファイア符号等全データに付加して実現していたが、こ
ｔらの符号はデータに対して付加するピット数が多く、
記憶素子を多量に使い高価になる欠点があった。そｎに
対して安価にデータの誤Ｖを検出をするためには、デー
タにバリティピラトラ付加することが行わｎてぃたが、
誤りの訂正は不可能であった。本発明は、安価で誤フ訂
正の可能なデータ記憶装置を得ることを目的とする。
まず、記憶装置に７ドレスを指定して一度に読み書きで
きる単位（−語〕に付加するパリティを１横パリテイ”
、すべてのアドレスに対応する同−のビットに付加する
パリティを“縦パリティ”と定義する。
きる単位（−語〕に付加するパリティを１横パリテイ”
、すべてのアドレスに対応する同−のビットに付加する
パリティを“縦パリティ”と定義する。
以下、本発明を図面に基き簡単に説明する。図面は本発
明の好適な実施例を示し、１は本装置の各回路の制御を
する制御回路で、横パリティ誤り信号ＰＥ、ＩＪセット
信号Ｒが与えらｎた時、及び電源投入時に、縦パリティ
を計算する制御を受は持つ、、２は制御回路１が動作中
に、データ記憶装置５のすべてのアドレスを逐次出力す
るためのアドレス発生回路である。３は本装置を外部の
アドレスバスから切り放し、アドレス発生回路２の発生
するアドレス２αをデータ記憶装置５に接続するための
回路である。４はデータ記憶装置５のアドレスと同じア
ドレスを有する横パリティ記憶装置で、各アドレスにつ
き１ビツトの容量を持つ。
明の好適な実施例を示し、１は本装置の各回路の制御を
する制御回路で、横パリティ誤り信号ＰＥ、ＩＪセット
信号Ｒが与えらｎた時、及び電源投入時に、縦パリティ
を計算する制御を受は持つ、、２は制御回路１が動作中
に、データ記憶装置５のすべてのアドレスを逐次出力す
るためのアドレス発生回路である。３は本装置を外部の
アドレスバスから切り放し、アドレス発生回路２の発生
するアドレス２αをデータ記憶装置５に接続するための
回路である。４はデータ記憶装置５のアドレスと同じア
ドレスを有する横パリティ記憶装置で、各アドレスにつ
き１ビツトの容量を持つ。
５は本来必要とさｎるデータを記憶するためのデータ記
憶装置で、との装置が使わ牡るシステムのビット長（例
えば８ピツト、１６ビツト、３２ビツト）を−語として
扱うのが通常の使い方である。
憶装置で、との装置が使わ牡るシステムのビット長（例
えば８ピツト、１６ビツト、３２ビツト）を−語として
扱うのが通常の使い方である。
６はデータ記憶装置５に、書き込み時は、データのパリ
ティｗｐ’６発生し、読み出し時は横パリティ記憶装置
４．データ記憶装置５からのデータよりパリティの誤り
検出を行う横パリティ発生および誤り検出回路で、誤り
が発見さｎたなら誤り信号Ｐ］！！により制御回路１を
起動する。７．９はビット方向の縦パリティの発生回路
で、各ビットごとに独立に、縦バリティ記憶装ｇ ｓ
、１０の対応するビットと、データ記憶装置５からのデ
ータ信号り及び４からのＳＷＦ信号より次のパリティを
計算し新しいパリティで縦パリティ記憶装置８、Ｉ減の
情報全更新する。８，１＼は縦パリティを記憶するため
の縦パリティ装置で、そｎぞｎ−語長のビット数＋１ビ
ツトのレジスタでレジスタの更新は１０制御回路により
行わ牡る。同機能の物が二組あるのは、一方は、外部か
らデータを書き込む時に逐時縦パリティ記憶装置８．１
０の更新を行なう。こしは、データバスＤＢからの書き
込みデータにより作らした情報でおるから、誤りを含ま
ないと仮定する。他方は、横パリティに誤りが生じ友時
に、制御回路１の制御のもとで、その時の縦パリティを
計算し、データ一致比較器１１により両者の相違を、図
示しない本装置全使用する装置Ｃ以下、プロセッサと称
する）に知らせる。プロセッサは、このデータＤｏによ
り、データを修正し、必要が必扛ば、データ記憶装置５
に対し、再度正しいデータを書き込み、データの訂正を
終える。
ティｗｐ’６発生し、読み出し時は横パリティ記憶装置
４．データ記憶装置５からのデータよりパリティの誤り
検出を行う横パリティ発生および誤り検出回路で、誤り
が発見さｎたなら誤り信号Ｐ］！！により制御回路１を
起動する。７．９はビット方向の縦パリティの発生回路
で、各ビットごとに独立に、縦バリティ記憶装ｇ ｓ
、１０の対応するビットと、データ記憶装置５からのデ
ータ信号り及び４からのＳＷＦ信号より次のパリティを
計算し新しいパリティで縦パリティ記憶装置８、Ｉ減の
情報全更新する。８，１＼は縦パリティを記憶するため
の縦パリティ装置で、そｎぞｎ−語長のビット数＋１ビ
ツトのレジスタでレジスタの更新は１０制御回路により
行わ牡る。同機能の物が二組あるのは、一方は、外部か
らデータを書き込む時に逐時縦パリティ記憶装置８．１
０の更新を行なう。こしは、データバスＤＢからの書き
込みデータにより作らした情報でおるから、誤りを含ま
ないと仮定する。他方は、横パリティに誤りが生じ友時
に、制御回路１の制御のもとで、その時の縦パリティを
計算し、データ一致比較器１１により両者の相違を、図
示しない本装置全使用する装置Ｃ以下、プロセッサと称
する）に知らせる。プロセッサは、このデータＤｏによ
り、データを修正し、必要が必扛ば、データ記憶装置５
に対し、再度正しいデータを書き込み、データの訂正を
終える。
次に、各動作ごとに詳細に説明する。
（１）電源投入時、またはリセット信号Ｒ入力時電源投
入時には、記憶装ｆ４，５の状態は定まらない、プロセ
ッサは、データを書き込む前に読み出すことはしないの
で、横パリティについては初期化の必要はないが、縦パ
リティは初期化の必要がある。何故なら、縦パリティは
記憶装置４゜５のデータの変化に基づいて書き変えなけ
ｎばならないが、初期値が正しくなけｔば、以後も正し
いパリティを持つことができないからである。
入時には、記憶装ｆ４，５の状態は定まらない、プロセ
ッサは、データを書き込む前に読み出すことはしないの
で、横パリティについては初期化の必要はないが、縦パ
リティは初期化の必要がある。何故なら、縦パリティは
記憶装置４゜５のデータの変化に基づいて書き変えなけ
ｎばならないが、初期値が正しくなけｔば、以後も正し
いパリティを持つことができないからである。
（２）データの書き込み時
データの書き込みは、縦パリティに変化をもたラ−ｔ−
ので、量子ドレスのデータ及び横パリティを予め読み縦
パリティ記憶装置８とのパリティ計算をして、パリティ
の初期化をする。この新しいパリティと、今回書き込む
データ及びその横パリティを計算することにより最終的
な縦パリティを得て、縦パリティ記憶装置８に書き込む
、データ及び横パリティはそのままデータ記憶装置５及
び、横パリティ記憶装置４にそｎぞｒＬ書き込む。
ので、量子ドレスのデータ及び横パリティを予め読み縦
パリティ記憶装置８とのパリティ計算をして、パリティ
の初期化をする。この新しいパリティと、今回書き込む
データ及びその横パリティを計算することにより最終的
な縦パリティを得て、縦パリティ記憶装置８に書き込む
、データ及び横パリティはそのままデータ記憶装置５及
び、横パリティ記憶装置４にそｎぞｒＬ書き込む。
（３）データの読み出し時
データの読み出し時には、まず横パリティの検査をする
。パリティが正しけｎば、データをそのまま読んで使用
する。もし横パリティが誤りであったら、横パリティ誤
り信号ＦＢを発生し、プロセッサに知らせる。一般的に
はプロセッサには別込みを用いるか、その他、特別のデ
ータ誤りに対する処理の機構があｎば、そｔ′Ｌｔ−用
いる。プロセッサはここで、制御回路１の処理が終るま
で、待ちの状態に入る。一方データ記憶装！５内では以
６一 下の処理が進めらｎる。すなわち、制御回路１が起動さ
ｎ１アドレス回路２が発生する連続アドレス２Ｃを、マ
ルチプレクサ３全通して、データ記憶装置５に与えらｎ
る。データ書き込み時に縦パリティの計算をしているの
が、縦パリティ発生回路７と記憶装置８だと仮定すると
、横パリティ発生が発生した時は縦パリティ計算回路９
，１０を用いて、連続アドレス２αに対応した縦パリテ
ィを次々と計算して、最終的に全アドレスの縦パリティ
を得る。次にデータ一致比較器１１を用いて、縦パリテ
ィ記憶装置１と、縦パリティ記憶装置２との相違をデー
タバスＤＢを通して、プロセッサに知らせる。プロセッ
サは、そのデータバスを読むことにより、誤りを起した
ビットを認めることができるので、次のサイクルで、正
しいデータを同じ了ドレスに書き込む。縦パリティ記憶
装置１にある縦パリティは本来の正しいデータに対する
ものであるから、（２）のデータ書き込み時とは違って
、書き変えてはいけない。こｔで、読み出し時の誤りに
対する処理が終了する。
。パリティが正しけｎば、データをそのまま読んで使用
する。もし横パリティが誤りであったら、横パリティ誤
り信号ＦＢを発生し、プロセッサに知らせる。一般的に
はプロセッサには別込みを用いるか、その他、特別のデ
ータ誤りに対する処理の機構があｎば、そｔ′Ｌｔ−用
いる。プロセッサはここで、制御回路１の処理が終るま
で、待ちの状態に入る。一方データ記憶装！５内では以
６一 下の処理が進めらｎる。すなわち、制御回路１が起動さ
ｎ１アドレス回路２が発生する連続アドレス２Ｃを、マ
ルチプレクサ３全通して、データ記憶装置５に与えらｎ
る。データ書き込み時に縦パリティの計算をしているの
が、縦パリティ発生回路７と記憶装置８だと仮定すると
、横パリティ発生が発生した時は縦パリティ計算回路９
，１０を用いて、連続アドレス２αに対応した縦パリテ
ィを次々と計算して、最終的に全アドレスの縦パリティ
を得る。次にデータ一致比較器１１を用いて、縦パリテ
ィ記憶装置１と、縦パリティ記憶装置２との相違をデー
タバスＤＢを通して、プロセッサに知らせる。プロセッ
サは、そのデータバスを読むことにより、誤りを起した
ビットを認めることができるので、次のサイクルで、正
しいデータを同じ了ドレスに書き込む。縦パリティ記憶
装置１にある縦パリティは本来の正しいデータに対する
ものであるから、（２）のデータ書き込み時とは違って
、書き変えてはいけない。こｔで、読み出し時の誤りに
対する処理が終了する。
本実施例は、多くをハードウェアで処理しているが、一
部分をソフトウェアで処理することも可能である。例え
ば縦パリティ発生回路２及び縦パリティ記憶装置２を省
略して、ソフトウェアで処理することも可能である。極
端な場合、すべてをソフトウェアで行うことも可能であ
るが、処理の速度を考慮すると、本実施例のハードウェ
アは、誤りがない時には余分な時間を使わないところに
特長がある。
部分をソフトウェアで処理することも可能である。例え
ば縦パリティ発生回路２及び縦パリティ記憶装置２を省
略して、ソフトウェアで処理することも可能である。極
端な場合、すべてをソフトウェアで行うことも可能であ
るが、処理の速度を考慮すると、本実施例のハードウェ
アは、誤りがない時には余分な時間を使わないところに
特長がある。
以上詳述したごとぐ本発明においては、横パリティおよ
び縦パリティを計算し、横パリティの誤りに応じて縦パ
リティを比較する構成としたので一語に対して１ピツト
と少数の回路により、記憶さｎたデータの誤りを検出す
るのみならず、訂正することも可能にする装置を実現で
きる。
び縦パリティを計算し、横パリティの誤りに応じて縦パ
リティを比較する構成としたので一語に対して１ピツト
と少数の回路により、記憶さｎたデータの誤りを検出す
るのみならず、訂正することも可能にする装置を実現で
きる。
図面は不発明の実施例を示すブロック図である１、。制
御回路、２０．アドレス発生回路、３６．マルチプレク
サ、４０．横パリティ記憶装置、５０．データ記憶装置
、６０．横パリティ発生及び誤り検出回路、７０．縦パ
リティ発生回路、１．８゜、縦パリティ記憶装置、１，
９．、ｉパリティ発生回路、ＩＸ、。縦パリティ記憶装
置、２ 、１１ 、。データ一致比較回路、ＡＢ、、プ
ロセッサのアドレスバス、Ｒｏ、リセット信号、ＭＡ。 、横パリティ記憶装置及び、データ記憶装置に対する了
ドレス信号、ＳＷＰ、、指足したアドレスの記憶さｎた
横パリティ、ＮＰ、、次に記憶さｎるデータに対して発
生さ−ｔ′Ｌ穴横パリティ、ｐＨｉ０．データ記憶装置
と横パリティ記憶装置からの。
御回路、２０．アドレス発生回路、３６．マルチプレク
サ、４０．横パリティ記憶装置、５０．データ記憶装置
、６０．横パリティ発生及び誤り検出回路、７０．縦パ
リティ発生回路、１．８゜、縦パリティ記憶装置、１，
９．、ｉパリティ発生回路、ＩＸ、。縦パリティ記憶装
置、２ 、１１ 、。データ一致比較回路、ＡＢ、、プ
ロセッサのアドレスバス、Ｒｏ、リセット信号、ＭＡ。 、横パリティ記憶装置及び、データ記憶装置に対する了
ドレス信号、ＳＷＰ、、指足したアドレスの記憶さｎた
横パリティ、ＮＰ、、次に記憶さｎるデータに対して発
生さ−ｔ′Ｌ穴横パリティ、ｐＨｉ０．データ記憶装置
と横パリティ記憶装置からの。
Claims (1)
- 【特許請求の範囲】 データ記憶装置と、この記憶装置のすべての了ドレスを
逐次出力できるアドレス発生回路と、この了ドレスと外
部からの了ドレスとを切換えるためのマルチプレクサと
、前記各アドレスに対応するデータのパリティを発生す
る横パリティ発生回路と、この横パリティを記憶する記
憶装置と、前記外部からのアドレスに従って前記データ
の継方同（同一ビット方向］のパリティを発生する第１
の縦パリティ発生回路と、この縦パリティを記憶する第
１の縦パリティ記憶装置と、前記横パリティ発生回路が
誤り信号を発生したとき前記アドレス発生回路からのア
ドレスに従って前記データ記憶装置の縦パリティを逐次
発生する第２の縦ノくリテイ発生回路と、この縦パリテ
ィを記憶する第２の縦パリティ記憶装置とを備え、前記
横パリティ発生回路が誤り信号を出力したとき、前記第
１お１− データ記憶装置の内容を訂正可能な構成としたこ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218660A JPS59110098A (ja) | 1982-12-14 | 1982-12-14 | デ−タ記憶装置の誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218660A JPS59110098A (ja) | 1982-12-14 | 1982-12-14 | デ−タ記憶装置の誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110098A true JPS59110098A (ja) | 1984-06-25 |
Family
ID=16723421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218660A Pending JPS59110098A (ja) | 1982-12-14 | 1982-12-14 | デ−タ記憶装置の誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222028A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | データバス・アドレスバスのチェック方式 |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
| JPS56148798A (en) * | 1980-04-18 | 1981-11-18 | Fujitsu Ltd | Error detection system |
-
1982
- 1982-12-14 JP JP57218660A patent/JPS59110098A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
| JPS56148798A (en) * | 1980-04-18 | 1981-11-18 | Fujitsu Ltd | Error detection system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222028A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | データバス・アドレスバスのチェック方式 |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
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