JPH0520215A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0520215A JPH0520215A JP3176413A JP17641391A JPH0520215A JP H0520215 A JPH0520215 A JP H0520215A JP 3176413 A JP3176413 A JP 3176413A JP 17641391 A JP17641391 A JP 17641391A JP H0520215 A JPH0520215 A JP H0520215A
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- Japan
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- error
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- Executing Machine-Instructions (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】ＳＰＭ１に書き込まれたデータレジスタ２のデ
ータより１ステップ遅れてＳＰＭ４にエラー訂正コード
作成回路９の出力を書き込む。ＳＰＭ１から読み出した
データより１ステップ遅れてＳＰＭ４からエラー訂正コ
ードを読み出す。データレジスタ３の出力をパリティチ
ェック回路８でチェックし、エラーがあればエラー訂正
回路７はエラー訂正を行ってデータレジスタ３，６およ
び２に格納する。データレジスタ２の内容をＳＰＭ１に
書き込むと共に作成されたエラー訂正コードをデータレ
ジスタ５に格納し、その後データレジスタ５の出力をＳ
ＰＭ４に書き込んでエラー訂正を完了する。 【効果】エラー訂正をしないときと同じ時間で通常動作
可能である。２ビットエラーの検出が可能である。エラ
ー訂正回路等の故障を発見できる。
ータより１ステップ遅れてＳＰＭ４にエラー訂正コード
作成回路９の出力を書き込む。ＳＰＭ１から読み出した
データより１ステップ遅れてＳＰＭ４からエラー訂正コ
ードを読み出す。データレジスタ３の出力をパリティチ
ェック回路８でチェックし、エラーがあればエラー訂正
回路７はエラー訂正を行ってデータレジスタ３，６およ
び２に格納する。データレジスタ２の内容をＳＰＭ１に
書き込むと共に作成されたエラー訂正コードをデータレ
ジスタ５に格納し、その後データレジスタ５の出力をＳ
ＰＭ４に書き込んでエラー訂正を完了する。 【効果】エラー訂正をしないときと同じ時間で通常動作
可能である。２ビットエラーの検出が可能である。エラ
ー訂正回路等の故障を発見できる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にメモリのエラー訂正方式に関する。
にメモリのエラー訂正方式に関する。
【０００２】
【従来の技術】一般にこの種の情報処理装置では、スク
ラッチパッドメモリ（以下ＳＰＭと記す）はファームウ
ェアが演算データを直接格納したり読み出したり、デー
タのスワップ時に使用されるため、読出し書込みを高速
で行う必要がある。しかしＳＰＭはメモリであるため、
読出し書込みの速度は一般のレジスタに比べて遅く、演
算器のクロックで書込みを行うにはレジスタから直接書
込みを行わなければならない。また一般にＳＰＭ書込み
用のレジスタの前段には演算器が直接接続されているた
めディレイ上余裕が無い。
ラッチパッドメモリ（以下ＳＰＭと記す）はファームウ
ェアが演算データを直接格納したり読み出したり、デー
タのスワップ時に使用されるため、読出し書込みを高速
で行う必要がある。しかしＳＰＭはメモリであるため、
読出し書込みの速度は一般のレジスタに比べて遅く、演
算器のクロックで書込みを行うにはレジスタから直接書
込みを行わなければならない。また一般にＳＰＭ書込み
用のレジスタの前段には演算器が直接接続されているた
めディレイ上余裕が無い。
【０００３】図４は従来の情報処理装置の一例を示すブ
ロック図である。図４においてＳＰＭへの書込みの場合
は、データレジスタ１０２に格納されたデータはデータ
レジスタ１０３に送られ、またエラー訂正コード作成回
路１０８によりエラー訂正コードが作成されてデータレ
ジスタ１０４に格納される。データレジスタ１０３，１
０４のデータはアドレスレジスタ１０９のライトアドレ
スによりＳＰＭ１０１に書き込まれる。ＳＰＭからの読
出しの場合は、アドレスレジスタ１１０のライトアドレ
スによりデータレジスタ１０５，１０６に読み出され
る。エラー検出訂正回路１０７によりエラーを発見した
ときはエラー訂正を行ってデータレジスタ１０３，１０
４，１０５，１０６に訂正データを格納し、次にＳＰＭ
１０１に書込みエラー訂正処理が終わる。
ロック図である。図４においてＳＰＭへの書込みの場合
は、データレジスタ１０２に格納されたデータはデータ
レジスタ１０３に送られ、またエラー訂正コード作成回
路１０８によりエラー訂正コードが作成されてデータレ
ジスタ１０４に格納される。データレジスタ１０３，１
０４のデータはアドレスレジスタ１０９のライトアドレ
スによりＳＰＭ１０１に書き込まれる。ＳＰＭからの読
出しの場合は、アドレスレジスタ１１０のライトアドレ
スによりデータレジスタ１０５，１０６に読み出され
る。エラー検出訂正回路１０７によりエラーを発見した
ときはエラー訂正を行ってデータレジスタ１０３，１０
４，１０５，１０６に訂正データを格納し、次にＳＰＭ
１０１に書込みエラー訂正処理が終わる。
【０００４】図５は従来の情報処理装置の他の例を示す
ブロック図である。図５においてＳＰＭへの書込みの場
合は、データレジスタ１５３に格納されたデータはアド
レスレジスタ１５９のライトアドレスによりＳＰＭ１５
１に書き込まれる。ＳＰＭからの読出しの場合は、アド
レスレジスタ１６０のリードアドレスによりデータレジ
スタ１５５に読み出される。パリティチェック回路１５
７によりエラーを発見した場合は、故障と見なして機能
停止する。
ブロック図である。図５においてＳＰＭへの書込みの場
合は、データレジスタ１５３に格納されたデータはアド
レスレジスタ１５９のライトアドレスによりＳＰＭ１５
１に書き込まれる。ＳＰＭからの読出しの場合は、アド
レスレジスタ１６０のリードアドレスによりデータレジ
スタ１５５に読み出される。パリティチェック回路１５
７によりエラーを発見した場合は、故障と見なして機能
停止する。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置のうち一例の構成では、データレジスタ１０２の
出力でエラー訂正コードを作成し、データレジスタ１０
３，１０４で一度受けた後ＳＰＭ１０１に書き込むた
め、データがデータレジスタ１０２に格納されてからＳ
ＰＭ１０１に書き込まれるまで２ステップかかる。また
エラー訂正コード作成回路１０８が故障した場合には、
再度同じアドレスを読み出すまで発見できない可能性が
あるという欠点がある。また他の例の構成では、パリテ
ィチェック回路１５７でエラーが発見された場合に故障
となり機能停止になるという欠点がある。
理装置のうち一例の構成では、データレジスタ１０２の
出力でエラー訂正コードを作成し、データレジスタ１０
３，１０４で一度受けた後ＳＰＭ１０１に書き込むた
め、データがデータレジスタ１０２に格納されてからＳ
ＰＭ１０１に書き込まれるまで２ステップかかる。また
エラー訂正コード作成回路１０８が故障した場合には、
再度同じアドレスを読み出すまで発見できない可能性が
あるという欠点がある。また他の例の構成では、パリテ
ィチェック回路１５７でエラーが発見された場合に故障
となり機能停止になるという欠点がある。
【０００６】本発明の目的は、より短い時間でＳＰＭの
書込み読出しを行い、かつエラー訂正を行い、またエラ
ー訂正回路の故障の早期発見が行える情報処理装置を提
供することにある。
書込み読出しを行い、かつエラー訂正を行い、またエラ
ー訂正回路の故障の早期発見が行える情報処理装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、パリティビット付きのデータを保持するメモリを持
つ情報処理装置において、第１のメモリと、前記第１の
メモリに書き込むデータを格納する第１のデータ格納手
段と、前記第１のデータ格納手段の出力からエラー訂正
コードを作成するエラー訂正コード作成手段と、前記エ
ラー訂正コード作成手段により作成されたエラー訂正コ
ードを格納する第２のデータ格納手段と、前記第２のデ
ータ格納手段の内容を書き込む第２のメモリと、前記第
１，第２のメモリから読み出したデータを格納する第
３，第４のデータ格納手段と、前記第３のデータ格納手
段の出力のパリティチェックを行うパリティチェック手
段と、前記パリティチェック手段からのエラー報告によ
り前記第３，第４のデータ格納手段出力のエラー訂正を
行うエラー訂正手段と、前記第１，第２のメモリへの再
書込みを行う再書込み手段とを備えている。
は、パリティビット付きのデータを保持するメモリを持
つ情報処理装置において、第１のメモリと、前記第１の
メモリに書き込むデータを格納する第１のデータ格納手
段と、前記第１のデータ格納手段の出力からエラー訂正
コードを作成するエラー訂正コード作成手段と、前記エ
ラー訂正コード作成手段により作成されたエラー訂正コ
ードを格納する第２のデータ格納手段と、前記第２のデ
ータ格納手段の内容を書き込む第２のメモリと、前記第
１，第２のメモリから読み出したデータを格納する第
３，第４のデータ格納手段と、前記第３のデータ格納手
段の出力のパリティチェックを行うパリティチェック手
段と、前記パリティチェック手段からのエラー報告によ
り前記第３，第４のデータ格納手段出力のエラー訂正を
行うエラー訂正手段と、前記第１，第２のメモリへの再
書込みを行う再書込み手段とを備えている。
【０００８】そして、前記第４のデータ格納手段の出力
を格納する第５のデータ格納手段と、前記エラー訂正手
段の代わりに前記第３，第５のデータ格納手段の出力の
エラー検出及びエラー訂正を行うエラー検出訂正手段と
を備えたものでもよく、さらに前記エラー訂正手段また
はエラー検出訂正手段出力のエラー訂正コード部分を格
納する第６のデータ格納手段と、前記エラー訂正コード
作成手段出力と前記第６のデータ格納手段の出力とを比
較する比較チェック手段とを備えたものでもよい。
を格納する第５のデータ格納手段と、前記エラー訂正手
段の代わりに前記第３，第５のデータ格納手段の出力の
エラー検出及びエラー訂正を行うエラー検出訂正手段と
を備えたものでもよく、さらに前記エラー訂正手段また
はエラー検出訂正手段出力のエラー訂正コード部分を格
納する第６のデータ格納手段と、前記エラー訂正コード
作成手段出力と前記第６のデータ格納手段の出力とを比
較する比較チェック手段とを備えたものでもよい。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の情報処理装置の第１の実施例を示す
ブロック図である。第１の実施例は第１のメモリである
ＳＰＭ１と、第１のデータ格納手段であるデータレジス
タ２と、その出力をＳＰＭ１に書き込むライトアドレス
を格納するアドレスレジスタ１２と、ＳＰＭ１から読み
出すリードアドレスを格納するアドレスレジスタ１０
と、エラー訂正手段であるエラー訂正回路７と、その出
力とＳＰＭ１の出力を選択するセレクタ１５と、その出
力を格納する第３のデータ格納手段であるデータレジス
タ３と、その出力のパリティチェックを行うパリティチ
ェック回路８と、データレジスタ２の出力からエラー訂
正コードを作成するエラー訂正コード作成回路９と、そ
の出力を格納する第２のデータ格納手段であるデータレ
ジスタ５と、その出力を書き込む第２のメモリであるＳ
ＰＭ４と、データレジスタ５の出力をＳＰＭ４に書き込
むライトアドレスを格納するアドレスレジスタ１３と、
ＳＰＭ４から読み出すリードアドレスを格納するアドレ
スレジスタ１１と、エラー訂正回路７の出力とＳＰＭ４
の出力を選択するセレクタ１６と、その出力を格納する
第４のデータ格納手段であるデータレジスタ６と、その
出力とデータレジスタ３の出力からエラー訂正を行うエ
ラー訂正手段であるエラー訂正回路７と、演算器からの
データであるＳＰＭ書込みデータｃとエラー訂正回路７
の出力とを選択するセレクタ１４と、ＳＰＭライトアド
レスｅとアドレスレジスタ１１の出力とを選択するセレ
クタ１７と、セレクタ１７の制御を行うアドレス制御１
８とで構成される。
る。図１は本発明の情報処理装置の第１の実施例を示す
ブロック図である。第１の実施例は第１のメモリである
ＳＰＭ１と、第１のデータ格納手段であるデータレジス
タ２と、その出力をＳＰＭ１に書き込むライトアドレス
を格納するアドレスレジスタ１２と、ＳＰＭ１から読み
出すリードアドレスを格納するアドレスレジスタ１０
と、エラー訂正手段であるエラー訂正回路７と、その出
力とＳＰＭ１の出力を選択するセレクタ１５と、その出
力を格納する第３のデータ格納手段であるデータレジス
タ３と、その出力のパリティチェックを行うパリティチ
ェック回路８と、データレジスタ２の出力からエラー訂
正コードを作成するエラー訂正コード作成回路９と、そ
の出力を格納する第２のデータ格納手段であるデータレ
ジスタ５と、その出力を書き込む第２のメモリであるＳ
ＰＭ４と、データレジスタ５の出力をＳＰＭ４に書き込
むライトアドレスを格納するアドレスレジスタ１３と、
ＳＰＭ４から読み出すリードアドレスを格納するアドレ
スレジスタ１１と、エラー訂正回路７の出力とＳＰＭ４
の出力を選択するセレクタ１６と、その出力を格納する
第４のデータ格納手段であるデータレジスタ６と、その
出力とデータレジスタ３の出力からエラー訂正を行うエ
ラー訂正手段であるエラー訂正回路７と、演算器からの
データであるＳＰＭ書込みデータｃとエラー訂正回路７
の出力とを選択するセレクタ１４と、ＳＰＭライトアド
レスｅとアドレスレジスタ１１の出力とを選択するセレ
クタ１７と、セレクタ１７の制御を行うアドレス制御１
８とで構成される。
【００１０】次に、本実施例の動作について説明する。
通常、セレクタ１４はＳＰＭ書込みデータｃを選択し、
データレジスタ２にはＳＰＭ書込みデータｃが格納され
る。次のステップでデータレジスタ２の出力はアドレス
レジスタ１２のライトアドレスに従ってＳＰＭ１に書き
込まれる。同時にエラー訂正コード作成回路９によりエ
ラー訂正コードを作成し、その出力はデータレジスタ５
に格納される。次のステップでデータレジスタ５の出力
はアドレスレジスタ１２のライトアドレスを格納したア
ドレスレジスタ１３のライトアドレスに従ってＳＰＭ４
に書き込まれる。つまりＳＰＭ１に比べて１ステップ遅
れてＳＰＭ４にＳＰＭ１のデータに対応するエラー訂正
コードが書き込まれる。読出しの場合は、まずアドレス
レジスタ１０のリードアドレスに従ってＳＰＭ１から読
み出される。セレクタ１５は通常はＳＰＭ１からの読出
しデータを選択し、この読出しデータはデータレジスタ
３に書き込まれる。次のステップでアドレスレジスタ１
０のリードアドレスを格納したアドレスレジスタ１１の
リードアドレスに従ってＳＰＭ４からエラー訂正コード
が読み出される。このエラー訂正コードは１ステップ前
にＳＰＭ１から読み出されたデータに対応している。こ
のエラー訂正コードはセレクタ１６を通ってデータレジ
スタ６に格納される。同時にデータレジスタ３の出力は
パリティチェック回路８でチェックされ、またデータレ
ジスタ３の出力は演算器等に送られる。ここでパリティ
チェック回路８によりパリティエラーが発見されたとき
はエラーホールド信号ｂによりデータレジスタ３をホー
ルドし、アドレス制御１８，エラー訂正回路７にエラー
を通知する。次のステップでエラー訂正回路７はデータ
レジスタ３，データレジスタ６の出力データからエラー
訂正を行い、訂正されたデータはセレクタ１５，セレク
タ１６で選択されてデータレジスタ３，データレジスタ
６に格納され、またセレクタ１４で選択されてデータレ
ジスタ２に格納される。アドレス制御１８はセレクタ１
７を切り替えてアドレスレジスタ１１の出力をアドレス
レジスタ１２に格納する。次のステップでデータレジス
タ２の内容をアドレスレジスタ１２のライトアドレスに
従ってＳＰＭ１に書き込み、同時にデータレジスタ２の
出力はエラー訂正コード作成回路９によりエラー訂正コ
ードが作成されデータレジスタ５に格納される。次のス
テップでデータレジスタ５の出力はアドレスレジスタ１
３のライトアドレスに従ってＳＰＭ４に書き込まれ、エ
ラー訂正が完了してエラーホールド信号ｂが解除され
る。従ってこのような構成にしたことにより、エラー訂
正を行うことができ、かつエラー訂正を行わない構成の
場合と同じステップ数で通常動作が行える。
通常、セレクタ１４はＳＰＭ書込みデータｃを選択し、
データレジスタ２にはＳＰＭ書込みデータｃが格納され
る。次のステップでデータレジスタ２の出力はアドレス
レジスタ１２のライトアドレスに従ってＳＰＭ１に書き
込まれる。同時にエラー訂正コード作成回路９によりエ
ラー訂正コードを作成し、その出力はデータレジスタ５
に格納される。次のステップでデータレジスタ５の出力
はアドレスレジスタ１２のライトアドレスを格納したア
ドレスレジスタ１３のライトアドレスに従ってＳＰＭ４
に書き込まれる。つまりＳＰＭ１に比べて１ステップ遅
れてＳＰＭ４にＳＰＭ１のデータに対応するエラー訂正
コードが書き込まれる。読出しの場合は、まずアドレス
レジスタ１０のリードアドレスに従ってＳＰＭ１から読
み出される。セレクタ１５は通常はＳＰＭ１からの読出
しデータを選択し、この読出しデータはデータレジスタ
３に書き込まれる。次のステップでアドレスレジスタ１
０のリードアドレスを格納したアドレスレジスタ１１の
リードアドレスに従ってＳＰＭ４からエラー訂正コード
が読み出される。このエラー訂正コードは１ステップ前
にＳＰＭ１から読み出されたデータに対応している。こ
のエラー訂正コードはセレクタ１６を通ってデータレジ
スタ６に格納される。同時にデータレジスタ３の出力は
パリティチェック回路８でチェックされ、またデータレ
ジスタ３の出力は演算器等に送られる。ここでパリティ
チェック回路８によりパリティエラーが発見されたとき
はエラーホールド信号ｂによりデータレジスタ３をホー
ルドし、アドレス制御１８，エラー訂正回路７にエラー
を通知する。次のステップでエラー訂正回路７はデータ
レジスタ３，データレジスタ６の出力データからエラー
訂正を行い、訂正されたデータはセレクタ１５，セレク
タ１６で選択されてデータレジスタ３，データレジスタ
６に格納され、またセレクタ１４で選択されてデータレ
ジスタ２に格納される。アドレス制御１８はセレクタ１
７を切り替えてアドレスレジスタ１１の出力をアドレス
レジスタ１２に格納する。次のステップでデータレジス
タ２の内容をアドレスレジスタ１２のライトアドレスに
従ってＳＰＭ１に書き込み、同時にデータレジスタ２の
出力はエラー訂正コード作成回路９によりエラー訂正コ
ードが作成されデータレジスタ５に格納される。次のス
テップでデータレジスタ５の出力はアドレスレジスタ１
３のライトアドレスに従ってＳＰＭ４に書き込まれ、エ
ラー訂正が完了してエラーホールド信号ｂが解除され
る。従ってこのような構成にしたことにより、エラー訂
正を行うことができ、かつエラー訂正を行わない構成の
場合と同じステップ数で通常動作が行える。
【００１１】図２は本発明の情報処理装置の第２の実施
例を示すブロック図で、第１の実施例と異なる部分を主
に示してある。第５のデータ格納手段であるデータレジ
スタ３３を追加し、図１に示したエラー訂正回路７の代
わりにエラー検出訂正手段であるエラー検出訂正回路３
７を設ける。エラー検出訂正回路３７は１ビットエラー
訂正・２ビットエラー検出機構を持つ回路である。デー
タレジスタ３はパリティチェック回路８でチェックさ
れ、かつデータレジスタ３３に格納される。パリティチ
ェック回路８でエラーが発見されなかった場合でも、次
のステップでデータレジスタ３３の出力とデータレジス
タ６の出力からエラー検出を行う。ここでパリティチェ
ック回路８で発見されない２ビットエラーがあった場合
にこれを検出して故障と見なす。第１の実施例との相違
点は、パリティチェック回路８では１ビットエラーしか
発見できないため、パリティチェック回路８で発見でき
なかった２ビットエラーの場合でも、データレジスタ３
３，データレジスタ６，エラー検出訂正回路３７によ
り、常時２ビットエラーを検出するため、エラー検出率
がより向上する。
例を示すブロック図で、第１の実施例と異なる部分を主
に示してある。第５のデータ格納手段であるデータレジ
スタ３３を追加し、図１に示したエラー訂正回路７の代
わりにエラー検出訂正手段であるエラー検出訂正回路３
７を設ける。エラー検出訂正回路３７は１ビットエラー
訂正・２ビットエラー検出機構を持つ回路である。デー
タレジスタ３はパリティチェック回路８でチェックさ
れ、かつデータレジスタ３３に格納される。パリティチ
ェック回路８でエラーが発見されなかった場合でも、次
のステップでデータレジスタ３３の出力とデータレジス
タ６の出力からエラー検出を行う。ここでパリティチェ
ック回路８で発見されない２ビットエラーがあった場合
にこれを検出して故障と見なす。第１の実施例との相違
点は、パリティチェック回路８では１ビットエラーしか
発見できないため、パリティチェック回路８で発見でき
なかった２ビットエラーの場合でも、データレジスタ３
３，データレジスタ６，エラー検出訂正回路３７によ
り、常時２ビットエラーを検出するため、エラー検出率
がより向上する。
【００１２】図３は本発明の情報処理装置の第３の実施
例を示すブロック図で、第１の実施例と異なる部分を主
に示してある。第６のデータ格納手段であるデータレジ
スタ４１と、比較チェック手段である比較チェック回路
４２とを追加する。パリティチェック回路８でエラーを
発見したときは、次のステップでデータレジスタ３とデ
ータレジスタ６のデータをエラー訂正回路７によりエラ
ー訂正を行い、データレジスタ２にデータ部を格納し、
データレジスタ４１にエラー訂正コード部を格納する。
次のステップでデータレジスタ２の出力からエラー訂正
コード作成回路９によりエラー訂正コードを発生し、そ
の出力とデータレジスタ４１の出力を比較チェック回路
４２により比較チェックを行い不一致の場合は故障と見
なす。第１の実施例との相違点は、エラー訂正コード作
成回路９，エラー訂正回路７が故障した場合、再度同じ
リードアドレスで読み出して初めて発見できるが、デー
タレジスタ４１の出力とエラー訂正コード作成回路９の
出力を比較チェック回路４２により比較チェックするこ
とで再書込み時に発見でき、故障の早期発見ができる。
例を示すブロック図で、第１の実施例と異なる部分を主
に示してある。第６のデータ格納手段であるデータレジ
スタ４１と、比較チェック手段である比較チェック回路
４２とを追加する。パリティチェック回路８でエラーを
発見したときは、次のステップでデータレジスタ３とデ
ータレジスタ６のデータをエラー訂正回路７によりエラ
ー訂正を行い、データレジスタ２にデータ部を格納し、
データレジスタ４１にエラー訂正コード部を格納する。
次のステップでデータレジスタ２の出力からエラー訂正
コード作成回路９によりエラー訂正コードを発生し、そ
の出力とデータレジスタ４１の出力を比較チェック回路
４２により比較チェックを行い不一致の場合は故障と見
なす。第１の実施例との相違点は、エラー訂正コード作
成回路９，エラー訂正回路７が故障した場合、再度同じ
リードアドレスで読み出して初めて発見できるが、デー
タレジスタ４１の出力とエラー訂正コード作成回路９の
出力を比較チェック回路４２により比較チェックするこ
とで再書込み時に発見でき、故障の早期発見ができる。
【００１３】
【発明の効果】以上説明したように本発明の情報処理装
置によれば、エラー訂正動作ができ、かつエラー訂正を
行わないときと同じ時間で通常動作可能である。また、
２ビットエラーの検出が可能になる。さらにエラー訂正
回路，エラー訂正コード作成回路の故障を発見すること
ができるという効果が得られる。
置によれば、エラー訂正動作ができ、かつエラー訂正を
行わないときと同じ時間で通常動作可能である。また、
２ビットエラーの検出が可能になる。さらにエラー訂正
回路，エラー訂正コード作成回路の故障を発見すること
ができるという効果が得られる。
【図１】本発明の情報処理装置の第１の実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明の情報処理装置の第２の実施例を示すブ
ロック図である。
ロック図である。
【図３】本発明の情報処理装置の第３の実施例を示すブ
ロック図である。
ロック図である。
【図４】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
【図５】従来の情報処理装置の他の例を示すブロック図
である。
である。
１，４，１０１，１５１ スクラッチパッドメモリ
（ＳＰＭ） ２，３，５，６，３３，４１，１０２，１０３，１０
４，１０５，１０６，１５３，１５５ データレジス
タ ７ エラー訂正回路 ８，１５７ パリティチェック回路 ９，１０８ エラー訂正コード作成回路１０，１１，
１２，１３，１０９，１１０，１５９，１６０ アド
レスレジスタ １４，１５，１６，１７，１１４，１１５，１１６，１
１７，１１８ セレクタ １８ アドレス制御 ３７，１０７ エラー検出訂正回路 ４２ 比較チェック回路 ａ，ｈ，ｎ ＳＰＭ読出しデータ ｂ エラーホールド信号 ｃ，ｉ，ｐ ＳＰＭ書込みデータ ｅ，ｊ，ｑ ＳＰＭライトアドレス ｄ，ｋ，ｒ ＳＰＭリードアドレス ｆ，ｇ，ｌ，ｍ 故障検出信号
（ＳＰＭ） ２，３，５，６，３３，４１，１０２，１０３，１０
４，１０５，１０６，１５３，１５５ データレジス
タ ７ エラー訂正回路 ８，１５７ パリティチェック回路 ９，１０８ エラー訂正コード作成回路１０，１１，
１２，１３，１０９，１１０，１５９，１６０ アド
レスレジスタ １４，１５，１６，１７，１１４，１１５，１１６，１
１７，１１８ セレクタ １８ アドレス制御 ３７，１０７ エラー検出訂正回路 ４２ 比較チェック回路 ａ，ｈ，ｎ ＳＰＭ読出しデータ ｂ エラーホールド信号 ｃ，ｉ，ｐ ＳＰＭ書込みデータ ｅ，ｊ，ｑ ＳＰＭライトアドレス ｄ，ｋ，ｒ ＳＰＭリードアドレス ｆ，ｇ，ｌ，ｍ 故障検出信号
Claims (3)
- 【請求項１】 パリティビット付きのデータを保持する
メモリを持つ情報処理装置において、第１のメモリと、
前記第１のメモリに書き込むデータを格納する第１のデ
ータ格納手段と、前記第１のデータ格納手段の出力から
エラー訂正コードを作成するエラー訂正コード作成手段
と、前記エラー訂正コード作成手段により作成されたエ
ラー訂正コードを格納する第２のデータ格納手段と、前
記第２のデータ格納手段の内容を書き込む第２のメモリ
と、前記第１，第２のメモリから読み出したデータを格
納する第３，第４のデータ格納手段と、前記第３のデー
タ格納手段の出力のパリティチェックを行うパリティチ
ェック手段と、前記パリティチェック手段からのエラー
報告により前記第３，第４のデータ格納手段出力のエラ
ー訂正を行うエラー訂正手段と、前記第１，第２のメモ
リへの再書込みを行う再書込み手段とを備えることを特
徴とする情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、
前記第４のデータ格納手段の出力を格納する第５のデー
タ格納手段と、前記エラー訂正手段の代わりに前記第
３，第５のデータ格納手段の出力のエラー検出及びエラ
ー訂正を行うエラー検出訂正手段とを備えることを特徴
とする情報処理装置。 - 【請求項３】 請求項１または２記載の情報処理装置に
おいて、前記エラー訂正手段またはエラー検出訂正手段
出力のエラー訂正コード部分を格納する第６のデータ格
納手段と、前記エラー訂正コード作成手段出力と前記第
６のデータ格納手段の出力とを比較する比較チェック手
段とを備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176413A JPH0520215A (ja) | 1991-07-17 | 1991-07-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176413A JPH0520215A (ja) | 1991-07-17 | 1991-07-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520215A true JPH0520215A (ja) | 1993-01-29 |
Family
ID=16013254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176413A Pending JPH0520215A (ja) | 1991-07-17 | 1991-07-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152728A1 (ja) | 2007-06-15 | 2008-12-18 | Fujitsu Limited | エラー訂正方法および演算器 |
| EP2352092A1 (en) | 2009-12-25 | 2011-08-03 | Fujitsu Limited | Processor, information processing apparatus, and method of controlling processor |
-
1991
- 1991-07-17 JP JP3176413A patent/JPH0520215A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152728A1 (ja) | 2007-06-15 | 2008-12-18 | Fujitsu Limited | エラー訂正方法および演算器 |
| JP5212369B2 (ja) * | 2007-06-15 | 2013-06-19 | 富士通株式会社 | 演算器及び演算器の制御方法 |
| US8732550B2 (en) | 2007-06-15 | 2014-05-20 | Fujitsu Limited | Processor and error correcting method |
| EP2352092A1 (en) | 2009-12-25 | 2011-08-03 | Fujitsu Limited | Processor, information processing apparatus, and method of controlling processor |
| US8448019B2 (en) | 2009-12-25 | 2013-05-21 | Fujitsu Limited | Processor, information processing apparatus, and method of controlling processor |
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