JPS5887833A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＩＣ，ＬＳＩ等の集積回路をはじめとする各
種半導体装置の製造方法に関し、特に、半導体装置を構
成する単結晶半導体基体の処理方法に関するものである
。

半導体装置の特性を劣化させるものの中に、製造プロセ
ス中に半導体基体内に誘起される欠陥や有害不純物があ
る。これらを除去するために、素材となる単結晶半導体
基体に対する種々のゲッタリング法が提案されている。

その代表的なものに、半導体ウェーハ（基体）裏面に機
械的損傷を与える方法、ウェーハ裏面へ高濃度イオン注
入あるいは高濃度不純物拡散をする方法、ＪＪ　Ｃ、ｅ
酸化法があり、更に最近ではシリコンウェーハの内部に
だけ意図的に結晶欠陥を形成ずイ）イントリンシック・
ゲッタリング法などかあ；り。

しかし、これら半導体基体に対゛４４）従来のゲッタリ
ング手法は、イントリンシック拳ゲッタリングを除き、
汚染等の製造」二の問題や「ψ用にＡｒ）たっての熱処
理条件上で制約が漆）る。また、イン）　ＩＪンシソク
争ゲッタリング法では、熱処］！１１時間が長いこと、
特にバルク内部に結晶欠陥の核を形成する低温処理が長
いことが問題である。

従って、本発明は、−ヒ記した従来のイントリンシック
・ゲッタ１ノング法の欠点を無くし、比較的短時間の熱
処理でバルク内部に結晶欠陥の核を形成する半導体基体
の熱処理方法を提供することを目的とし、さらには、こ
れらの半導体基体を使用ｌ−だ特性のよい半導体装［、
に得るための製造方法を提供することにある。

この目的を達成するために、本発明によれば、結晶欠陥
核を成長させろための低温熱処理において、４５０〜９
５０Ｃの開始温度から高温にまで半導体基体の？ｌｉ［
を−１−昇させることを特徴としている。

一般に、チョクラルスキー法で成長させたシリコン単結
晶を加工（−７だ半導体基板において、バルク内部での
結晶欠陥の核形成は、過飽和に含まれている固溶酸素原
子θ）析出現象を利用１．たものであって、バルク欠陥
密度を高くするために過飽和度の大きな低温で処理して
いる。しかし、この低温処理では充分な径の欠陥核を形
成するために、例えば１６時間以上の一定の温度に長時
間保持することが必要である。しかも、半導体装置の製
造工程中に入る熱処理等を含むその後の高温処理でウェ
ーハ表面領域を酸素原子の外方拡散により欠陥フリーに
する場合にも、充分に安定な大きさにまで欠陥核を成長
させるために長時間（例えば１６時間以上）の熱処理を
必要とする。これに対し、本発明は欠陥核の成長が、温
度を高くすると早くなることに着目して、低温で形成さ
れる欠陥核が消滅しない程度の早さで半導体基体な昇温
し、核の成長を促進させることを特徴としている。こσ
）ように昇温処理を行なうことによって、欠陥核の成長
のための熱処理時間を大幅に短縮させ、しかも充分なゲ
ッタリング効果を発揮させることができるのである。

本発明の処理方法においては、４５０〜９５０Ｃの開始
温度からの昇温速度は５Ｃ／ｍｍ以下とするのが望まし
く、１〜３Ｃ／ｍｍが更に望ましい。

この昇温速度は、本発明の目的である処理時間の短縮と
、充分なサイズの欠陥核の成長との双方を満足させるこ
とができる。即ち、昇温によってバルク中での酸素拡散
速度が向上するが、あまり昇温速度が大きすぎると、温
度で決ま２）欠陥核の臨界核半径よりも実際の核半径が
小さくなり、欠陥核が不安定となって溶融・消滅し易い
。この現象は、昇温速度５Ｃ／ｍｍを越えると生じる傾
向が強いので、その上限は５Ｃ／馴とするのがよく、速
度範囲としては１〜３Ｃ／ｍ１ｌｆｉが好適である。

また、この熱処理は４５０〜９５０Ｃという比較的低温
度を開始温度とすべきである。何故なら、４５０Ｃ未満
では、低温すぎて酸素拡散速度が非常に小さくなってし
まい、また９５０Ｃを越えると、０２の過飽和度が不足
してその核成長が期待できず、核が生じてもすぐに消滅
するからである。

そこで、本発明の方法のように、欠陥核を充分に成長さ
せ得るように、４５０〜９５０Ｃを開始温度とし、これ
から基体を昇温（温度変化）させれば、１０時間以内の
短時間内（例えば、５〜６時間）にゲッタリング作用に
とって充分な核サイズを得ることができ、その後の１０
００　Ｃ以上の特別に設けられた高温処理或いはデバイ
スの製造プロセス中の高温処理時にＳｉｎ、析出物、転
位、積層欠陥等の微小欠陥の層を生せしめ、この微小欠
陥層によって不要な不純物をゲッタ１）ングさせ、半導
体基体の表面近傍に無欠陥層を形成することができる。

以下、本発明を図面に示した実施例について更に詳細に
説明する。

第１図（ａ）〜（ｈ）は、本発明を適用したＭＯ８ＩＣ
の製造方法を示す断面図である。

まず、第１図（ａ）に示１ように、チョクラルスキー法
によって製造された単結晶のシリコンウェーハ１を約１
２００Ｃ１１時間乾燥窒素中で処理し、素子を形成する
表面近傍ｉｌ／）固溶酸素を外方拡散さぜ、ウェーハ表
面に約１０μｍの無欠陥領域（デヌーデインド・ゾーン
）２な形成する。

次に、第１図（ｂ）に示したように、このウェーハ１を
６５０１Ｚ、乾燥窒素中で３時間処理後、９００Ｃまで
１　’Ｑ　、／　ｍｍで昇温させ、バルク内部にだけ結
晶欠陥の核３を形成する３、 次に、第１図ｆｃ）に示すように、ｌ　１　ｆ’Ｉ　Ｏ
Ｃのスチームの高温中にて４時間の熱酸化な′ｉ１い、
約７００ＯＡのシリコン酸化膜４を形成する。こθ）後
、第１図（ｄ）に示すように、Ｍ　ＯＳ　ＦＩル′ｌ゛
（絶縁ゲート型゛醒界効果トランジスタ）が形成されど
・べき領域部のシリコンｅＫｔＪ４をエツチング技術に
より除去し、シリコン酸化膜４の中に孔ｆＮｌｉ　５　
’ａ”形成する。

引続いて、シリコンウェーハ１を１００ＯＣのドライ酸
素雰囲気中にて５０分間熱酸化処理を行なうことによっ
て、厚さ約５０ＯＡのゲート用シリコン酸化膜６を形成
する。

さらに、この後、第１図ｆｅ）に示すように、デポジシ
ョン技術によりシリコンウェーハ全面に多結晶シリコン
層を形成ｔ７、これをエツチング技術によってゲートを
極の形状および他の配線の形状に従ってバタンニングを
行ない、ゲー＋−′を極７およびその他の配線（図示さ
れていない）を形成する。

次に、第１図ｉｆ）に示すように、シリコン酸化膜６お
よび４の表面を、ゲート電極７から露出された薄いシリ
コン酸化膜６が除去される程度に、エツチング技術によ
って除去する。これによって、ソースおよびドレインが
形成されるべきシリコンウェーハ表面が露出される。

さらに、第１図（ｅ）に示すように、露出された部分を
通して約１０００１：ｌ’の温度にて、Ｎ型不純物であ
るリンをデポジションし、これを拡散して、ソースおよ
びドレイン領域８．９を形成する。

次に、第１図（ｈ）に示すように、全面にリンシリゲー
トガラス（ＰＳＧ）膜１０を形成し、その後のエツチン
グ処理によってこのυンシリゲートガラス膜１０のコン
タクト用の孔部な形成１２、通常のアルミニウムの蒸着
技術およびアルミニウムのエツチング技術を使用して、
ソー×オｄよびドレイン領域にそれぞれオーミックコン
タクトしたアルミニウム電極１１および１２、ｊ〔らび
にその他のアルミニウム配線（図示されてい７′ｌ（い
）な形成する。これによってＭ　ＯＳ　ｌ’　Ｅ　’Ｉ
’が形成される。

上記した製造工程によれば、素子形成用の表面領域を欠
陥フリーにｌ−た（第１ａ図）状態で欠陥核３を短時間
の低温処理（第１ｂ図）に１つ成長させ、しかる後更に
、ＩＣ製造プロセス自体の熱酸化、拡散等の熱処理で結
晶欠陥３る・形成１２、これによってウェーハの表面近
傍の素子形成領域を無欠陥層とするゲッタリング作用を
行える。従って、素子領域の結晶欠陥や有害不純物を除
去し、逆耐圧、リーク、雑音等の特性及び歩留が向上す
る。

第２図は実験結果を示すもθ）で、低温処理条件とバル
ク結晶欠陥密度の関係を表わす図である。

この図は、第３図（ｂｊに示すように高温処理として］
　２００　ｔｒ、乾燥窒素中で熱処理した後、低温処理
を６５０Ｃ１乾燥窒素中で１〜３時間保持後、９００Ｃ
まで温度上昇率１′ｃ又は３Ｃ／ｍで昇温し、さらに１
０００Ｃ１乾燥酸素中で１６時間熱処理した時のバルク
欠陥密度を示したもので、曲線ＡがＩＣ／ＩＭｎの場合
、曲線Ｂが３　Ｕ　７ｍｍ　（ｎ場合である。昇温速度
がＩ　Ｃ／ｍｖｒの時には、６５０Ｃの保持時間によら
ず高密度のバルク欠陥が発生するが、昇温速度が３Ｃ／
ｍｉｎの場合には、６５０Ｃでの保持時間の増加ととも
に、バルク欠陥密度も増加する。このようにして形成し
た高密度σ）バルク欠陥は、６５０Ｃの一定温度で低温
処理を１６時間行なって核形成した場合（熱処理シーケ
ンス第３図（ａ））のバルク欠陥と同程度の密度である
。したがって、本発明の方法を用いれば、イン）　ＩＪ
ンシック・ゲッタリングに必要なバルク結晶欠陥の形成
を従来より短時間の熱処理で行なうことができる。

本発明はイントリンシック・ゲッタリングにおける低温
処理の方法を提供することを目的としているが、本発明
を適用して半導体装置を完成させるまでの温度シーケン
スの一例を第３図（ｂ）について述べる。

第３図（ｂ）の時間Ｔ１の間、用意されたシリコンウェ
ーハは１２００ｔ：’の高温中で１時間熱処理を行ない
、ウェーハの表面近傍の格子間酸素の外方拡散を行う。

この処理を行うと表面近傍には微小欠陥が発生しない。

次に、時間′ｒ、のｔ…に、本発明に従って、初め６５
０Ｃの温度で１時間加熱処理を行ない、引続いて６５０
Ｃから９００　Ｃに除々に昇温させる。この所鯖’Ｉ’
　２の低温処理肋間において析出核を形成する。その後
、′Ｉ′３の期間において、素子を形成するための熱酸
化、拡散等の所ＭＬデバイスのプロセス］二程において
、１０００ｉＣ〜１２５０Ｃの高温が断続的又は連続的
に加えられ、核の成長によって微小欠陥を発生さ・欧、
ウェーハの表面近傍の表面層は無欠陥となり、結果的に
ウェー・・内の無欠陥層内に半導体装置が完成されるこ
とになる。なお、ｒｒ、の熱処理の期間は、デバイスを
形成する前にウェーハを特別に熱処理してもよいし、加
熱時間は連続的又は断続的であって良い。なお、第３図
（ｂ）の１゛、の時間は、製造プロセス中の加熱時間の
総計時間（例えば１６時間）として略式的に示したもの
である。

このような、第３図（ｂ）に示すような本発明に従う温
度シーケンスに従うと、第３図（ａ）に示すような、低
温処理を、期間′■゛、において、一定の温度で長時間
（例えば１６時間）行うものに対して処理時間を極めて
大幅に節減することが出来る。第３図（ｂ）のウェーハ
と同一製造条件で製造されたウェーハを、第３図（ａ）
の温度シーケンスで低温処理を行う場合、第３図（ｂ）
と同等なゲッタリング効果を得るために、６５０Ｃの一
定温度で１６時間以上の加熱処理を要する。これは第３
図（ｂ）の低温処理が１０時間以内で良いものに対して
処理時間を極めて多く必要とする欠点がある。

第３図（ａ）および第３図（ｂ）に示す温度シーケンス
から明らかなように、第３図（ム）に示す本発明の方法
は核形成のための低温処理時間な昇温操作によって著し
く短縮できる。その場合の耐湿速度は、代表的には１〜
３Ｃ／ｍｍであって、■−い、、また昇温前に一定時間
開始温度（６５０Ｃ）＆保持しているが、この保持時間
内に欠陥核を充分安定なサイズにまで成長させ、次の昇
温時に核半径（サイズ）を増大させるようにしている（
第２図参照）。また、この昇温の最終温度は第３１）図
Ｖ）ように９００Ｃ程度であってよいし、或いは引続い
て積極的に欠陥をも成長させようとすれば、更に１００
０〜１２５０ｔ？の製造プロセス温度（例えば１００Ｏ
Ｕ）へ連続的に昇温させてもよい。同図において、期間
１１ＮＩ　において削具って酸素の外方拡散のために行
なう高温熱処理は１０００〜１３００Ｃで１〜４時間、
期間Ｔ、における欠陥核成長のための低温熱処理時間は
１０時間以内（兵型的には５〜６時間）、低温処理後の
期間′ｒ、におげろ内部欠陥層形成および表面の無欠陥
層形成のための高温処理は、１０００〜１２５０Ｃの温
度で、１０〜２０時間（例えば１６時間）であってよい
。低温処理後の高温処理は、半導体装置（素子）の製造
プロセスを利用する場合には同プロセスの処理時間およ
び処理温度によって規定されるが、上述したように、製
造プロセスとは別に付加した熱処理工程としてもよい。

なお、ヒ紀各温度シーケンスでは、各処理の開始及び最
終温度の立上り及び立下りは実際にはある時間範囲で徐
々に行なわれるが、図面では簡略化して表している。

本発明における核析出のための基体の低温処理は、上述
した昇温あるいは温度プロファイルに対して他の変形を
とることができる。第５図に示すように、例えば、上記
したプロファイルＡに対して、破線Ｂσ）如くに開始か
らすぐに昇温させると更に時間短縮を図れ、一点鎖線Ｃ
の如くに二次曲線的に昇温すれば初期に充分な核成長を
行なわせ、次の急勾配の昇温でも充分な核サイズを得る
ことができる。また、二点鎖線りの如くにすれば、核成
長から更に欠陥成長も実現し祷るから、核成長から欠陥
成長までを連続的に行なえる。なお、この低温処理の開
始温度は上記の６５　（Ｉ　Ｃに市まらず、６００〜８
０　（Ｉ　Ｕが実際的であり、４５０〜９５０Ｃの範囲
において許容される１、要は４５０〜９５０Ｃの範囲で
核成長のためのＪＪ１温を行なうようにすればよい。

第４図は、第３図（ｂ）とは異なり、酸素０２の外方拡
散のための高温熱処理を低温処理後に行なった場合の例
を示している。この場合も、欠陥成長によるゲッタリン
グ効果を期待できる。ただし、最初の低温処理で成長し
た核（この時点では未だ微小サイズ）が次の高温処理時
に溶は易くなるので、最初の低温処理を充分性なって核
サイズを大きくしておく必要があり、そのために第３図
（ｂ）に比べて処理時間は長くなる。なお、第４図の工
程で上記高温処理を省略し、低温処理後に素子の製造プ
ロセスによる高温処理を行なり−（もよい。このときに
は、その製造プロセスの高温処理によってウェーノ・表
面の０２外方拡散と内部の欠陥成長とを同時に行なうこ
とになり、プロセス自体も簡単となる。

（１９ 本発明は、前述した実施例に限定されることなく、素子
製造工程中に組込んでも良い。ｆた、低温からの半導体
基板の昇温は、炉熱だけでなく、温度勾配を持つ炉の中
で、半導体基板を移動させることによっても実現できる
。

【図面の簡単な説明】

第１図（ａ）〜第１図（ｈ）は本発明の一実施例である
ＭＯ８ＩＣの製造方法を工程順に示す各断面図、第２図
は低温熱処理条件とバルク結晶欠陥密度の関係を表わす
図、第３図（ａ）、第３図（ｂ）および第４図は処理時
間による温度プロファイルを示すグラフ、第５図は低温
処理中の昇温状況な示すグラフである。 １・・・シリコンウェーハ、２・・・無欠陥領域（デヌ
ーディッド・ゾーン）、３・・・欠陥核又はバルク結晶
欠陥、４・・熱酸化膜、５・・孔部、６−・・ゲート用
絶縁膜、７・・・ゲート電極、８・・ソース領域、９・
・・ドレイン領域、１０・・リンフ１１ケートガラス膜
、１１・・・ソース電極、１２　・ドレイン領域。 ！！　　轄　　と ？１％　　矢　と

Claims (1)

1. 【特許請求の範囲】 １．４５０〜９５０ｃの範囲内の開始温度から高温度へ
   半導体基体を昇温させながら熱処理する工程を含み、こ
   の工程中に少なくとも前、記半導体基体の内部に結晶欠
   陥核を成長させることを特徴とする半導体装置の製造方
   法。 ２、半導体基体の昇温速度を５Ｃ／ｍｉ以下とする、特
   許請求の範囲の第１項に記載した方法。 ３　半導体基体を開始温度に一定時間保持した後、高温
   度へ連続的に昇温する、特許請求の範囲の第１項又は第
   ２項九記載した方法。 ４、半導体基体を処理開始時から終了時まで連続的に昇
   温する、特許請求の範囲の第１項又は第２項に記載した
   方法。 ５　半導体基体の内部に結晶欠陥核を成長させ、更にこ
   の成長を促進してゲッタ１１ング作用のある結晶欠陥を
   生ぜしめる、特許請求の範囲の第１項〜第４項のいずれ
   か１項に記載した方法。 ６、半導体基体を９５０Ｃ以下の高温度まで昇温した後
   、更に１ｏｏｏｃ以上に保持して結晶欠陥を充分に生ぜ
   しめる熱処理工程を特徴する特許請求の範囲の第５項に
   記載した方法。 ７．４５０〜９５０Ｃの開始温度から、結晶欠陥を充分
   に生せしめる１０００Ｃ以上の高温度まで半導体基体を
   連続的に昇温し、この高温度に保持する。特許請求の範
   囲の第５項に記載した方法。 ８、半導体基体に１０００Ｃ以上の熱処理を予め施して
   おく、特許請求の範囲の第１項〜第７項のいずれか１項
   に記載した方法。