JPS586631A - 雑音低減回路 - Google Patents
雑音低減回路Info
- Publication number
- JPS586631A JPS586631A JP56105230A JP10523081A JPS586631A JP S586631 A JPS586631 A JP S586631A JP 56105230 A JP56105230 A JP 56105230A JP 10523081 A JP10523081 A JP 10523081A JP S586631 A JPS586631 A JP S586631A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- switching control
- signal
- mode
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
- H03G9/025—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers frequency-dependent volume compression or expansion, e.g. multiple-band systems
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｂタイプ及びＣタイプドルビーシステムの双
方の雑音低減システムに使用でき、更に雑音低減動作の
停止もなし得る雑音低減回路に関する。
方の雑音低減システムに使用でき、更に雑音低減動作の
停止もなし得る雑音低減回路に関する。
かかる雑音低減回路は、Ｂタイプドルビーシステムによ
る雑音低減動作モード（以下Ｂモードと略記する。）に
おいては中高域成分の圧縮伸長を行なって最大１ｏｄＢ
の雑音低減作用をなし、Ｃタイプドルビーシステムによ
るノイズ低減動作モード（以下Ｃモードと略記する。）
においては中高域成分の圧縮伸長を行なって最大２０ｄ
Ｂの雑音低減作用をなし、雑音低減動作停止モード（以
下オフモードと略記する。）においては入力信号を直線
的に増幅して出力する。かかる３つの動作モードを有す
る雑音低減回路においては各部の回路定数等の切換制御
をなすために複数の切換制御信号が必要となって回路の
入出力端子数が多くなり、集積回路化が困難になるとい
う不都合が生じる。
る雑音低減動作モード（以下Ｂモードと略記する。）に
おいては中高域成分の圧縮伸長を行なって最大１ｏｄＢ
の雑音低減作用をなし、Ｃタイプドルビーシステムによ
るノイズ低減動作モード（以下Ｃモードと略記する。）
においては中高域成分の圧縮伸長を行なって最大２０ｄ
Ｂの雑音低減作用をなし、雑音低減動作停止モード（以
下オフモードと略記する。）においては入力信号を直線
的に増幅して出力する。かかる３つの動作モードを有す
る雑音低減回路においては各部の回路定数等の切換制御
をなすために複数の切換制御信号が必要となって回路の
入出力端子数が多くなり、集積回路化が困難になるとい
う不都合が生じる。
そこで、各部に供給する複数の切換制御信号を単一の入
力信号の状態に応じて出力する切換制御信号発生回路を
備え入出力端子数の少ない雑音低減回路の開発が進めら
れている。かかる開発の過程において切換制御信号を備
えたことによる回路規模の増大化が問題になることがあ
った。
力信号の状態に応じて出力する切換制御信号発生回路を
備え入出力端子数の少ない雑音低減回路の開発が進めら
れている。かかる開発の過程において切換制御信号を備
えたことによる回路規模の増大化が問題になることがあ
った。
よって、本発明の目的は前記３つの動作モードを有しか
つ入出力端子数が少なく回路規模が小さい雑音低減回路
を提供することである。
つ入出力端子数が少なく回路規模が小さい雑音低減回路
を提供することである。
本発明による雑音低減回路は、第１．第２．第３切換制
御信号によってＢモード、Ｃモード、オフモードの各動
作モードとなるコンパンダ回路を備え、単一の制御入力
信号が第１所定状態になったとき第１．第２切換制御信
号の双方を前記コンパンダ回路に供給し制御入力信号が
第２．第３所定状態の各々の状態になったとき第２．第
３切換制御信号の各々を前記コンパンダ回路に供給する
構成となっている。
御信号によってＢモード、Ｃモード、オフモードの各動
作モードとなるコンパンダ回路を備え、単一の制御入力
信号が第１所定状態になったとき第１．第２切換制御信
号の双方を前記コンパンダ回路に供給し制御入力信号が
第２．第３所定状態の各々の状態になったとき第２．第
３切換制御信号の各々を前記コンパンダ回路に供給する
構成となっている。
以下、本発明を添付図面を参照して詳細に説明する。
図において、録音入力信号がドルビーシステムにおける
コンパンダ回路のエンコーダ部１に含まれるＳＳ （
スペクトラルスキューイング）回路２に供給されている
。ＳＳ回路２において録音入力信号は２人力１出力スイ
ッチアンプ３の一方の入力端子に直接供給されている。
コンパンダ回路のエンコーダ部１に含まれるＳＳ （
スペクトラルスキューイング）回路２に供給されている
。ＳＳ回路２において録音入力信号は２人力１出力スイ
ッチアンプ３の一方の入力端子に直接供給されている。
スイッチアンプ３の他方の入力端子には中心周波数が約
２０ＫＨ２の帯域阻止フィルタ４を介して録音入力信号
が供給される。スイッチアンプ３の出力は加算器５に供
給されると共にＨＬＳの副信号路６に供給される。
２０ＫＨ２の帯域阻止フィルタ４を介して録音入力信号
が供給される。スイッチアンプ３の出力は加算器５に供
給されると共にＨＬＳの副信号路６に供給される。
ＨＬＳの副信号路６においてスイッチアンプ３の出力は
高域フィルタ７を介して可変インピーダンス回路８に供
給されて可変インピーダンス回路８の入力インピーダン
スに応じたレベルに減衰されたのちにアンプ９に供給さ
れる。アンプ９の出力は検波器ｌＯに供給されると共に
Ｏ８（オーバーシュート抑制）回路１１に供給される。
高域フィルタ７を介して可変インピーダンス回路８に供
給されて可変インピーダンス回路８の入力インピーダン
スに応じたレベルに減衰されたのちにアンプ９に供給さ
れる。アンプ９の出力は検波器ｌＯに供給されると共に
Ｏ８（オーバーシュート抑制）回路１１に供給される。
検波器１０の出力は制御電流発生回路１２に供給される
。制御電流発生回路１２は検波器１０の出力に応じた制
御電流を可変インピーダンス回路８に供給して可変イン
ピーダンス回路８の入力インピーダンスを変化させる。
。制御電流発生回路１２は検波器１０の出力に応じた制
御電流を可変インピーダンス回路８に供給して可変イン
ピーダンス回路８の入力インピーダンスを変化させる。
また、可変インピーダンス回路８の制御電流を過大にし
て入力インピーダンスを極めて小さくするだめの定電流
源１３がスイッチング素子１４を介して可変インピーダ
ンス回路８０制御電流入力端子に接続されている。そし
てＯ８回路１１の出力がＨＬＳの副信号路６の出力とし
て加算器５に供給されてスイッチアンプ３の出力と加え
合わされる。
て入力インピーダンスを極めて小さくするだめの定電流
源１３がスイッチング素子１４を介して可変インピーダ
ンス回路８０制御電流入力端子に接続されている。そし
てＯ８回路１１の出力がＨＬＳの副信号路６の出力とし
て加算器５に供給されてスイッチアンプ３の出力と加え
合わされる。
加算器５の出力は、Ａｓ （飽和防止）回路１５及びＬ
ＬＳの副信号路１６に供給される。Ａｓ回路１５におい
て、加算器５の出力はスイッチアンプ１７の一方の入力
端子に供給される。スイッチアンプ１７の他方の入力端
子にはフィルタ１８を介して加算器５の出力が供給され
る。フィルタ１８は、録音レベルが高くなるに従って周
波数特性が高い方で低下するというテープの特性に合わ
せて高域において信号減衰量が大きくなるという周波数
特性を有している。ＬＬＳの副信号路１６は、ＨＬＳの
副信号路６と同様に高域フィルタ１９．可変インピーダ
ンス回路２０ 、アンプ２１．検波器２２．Ｏ８回路２
３．制御電流発生回路２４．定電流源２５及びスイッチ
ング素子２６で構成されている。そしてＯ８回路２３の
出力がＬＬＳの副信号路１６の出力として加算器２７に
供給されてＡｓ回路１５の出力と加え合わされてエンコ
ーダ出力となる。
ＬＳの副信号路１６に供給される。Ａｓ回路１５におい
て、加算器５の出力はスイッチアンプ１７の一方の入力
端子に供給される。スイッチアンプ１７の他方の入力端
子にはフィルタ１８を介して加算器５の出力が供給され
る。フィルタ１８は、録音レベルが高くなるに従って周
波数特性が高い方で低下するというテープの特性に合わ
せて高域において信号減衰量が大きくなるという周波数
特性を有している。ＬＬＳの副信号路１６は、ＨＬＳの
副信号路６と同様に高域フィルタ１９．可変インピーダ
ンス回路２０ 、アンプ２１．検波器２２．Ｏ８回路２
３．制御電流発生回路２４．定電流源２５及びスイッチ
ング素子２６で構成されている。そしてＯ８回路２３の
出力がＬＬＳの副信号路１６の出力として加算器２７に
供給されてＡｓ回路１５の出力と加え合わされてエンコ
ーダ出力となる。
エンコーダ出力はデツキ２８に録音信号として供給され
る。デツキ２８より出力される再生出力はデコーダ２９
に供給される。デコーダ２９において再生出力は加算器
３０に供給される。加算器３０の出力はインバータ３１
を介してＡｓ回路１５′に供給される。
る。デツキ２８より出力される再生出力はデコーダ２９
に供給される。デコーダ２９において再生出力は加算器
３０に供給される。加算器３０の出力はインバータ３１
を介してＡｓ回路１５′に供給される。
ＡＳ回路１５′の出力はＬＬＳの副信号路１６’及び加
算器３２に供給される。ＬＬＳの副信号路１６′の出力
は加算器３０（／Ｃ供給されて再生出力と加え合わされ
る。加算器３２の出力はインバータ３３を介してＨＬＳ
の副信号路６′及びＳＳ回路グに供給される。ＨＬＳの
副信号路６′の出力は加算器３４に供給されてＡＳ回路
１５′の出力と加え合わされる。そして、ＳＳ回路２′
の出力がデコーダ出力として図示せぬアンプ等に供給さ
れる。尚、ＨＬＳの副信号路６，６′、ＬＬＳの副信号
路１６ 、１６’は互いに同様な構成となっており、Ｓ
Ｓ回路２，２′、Ａｓ回路１５ 、１５’においてはそ
れぞれ互いに逆の周波数特性となっている。
算器３２に供給される。ＬＬＳの副信号路１６′の出力
は加算器３０（／Ｃ供給されて再生出力と加え合わされ
る。加算器３２の出力はインバータ３３を介してＨＬＳ
の副信号路６′及びＳＳ回路グに供給される。ＨＬＳの
副信号路６′の出力は加算器３４に供給されてＡＳ回路
１５′の出力と加え合わされる。そして、ＳＳ回路２′
の出力がデコーダ出力として図示せぬアンプ等に供給さ
れる。尚、ＨＬＳの副信号路６，６′、ＬＬＳの副信号
路１６ 、１６’は互いに同様な構成となっており、Ｓ
Ｓ回路２，２′、Ａｓ回路１５ 、１５’においてはそ
れぞれ互いに逆の周波数特性となっている。
一方、エンコーダ部１及びデーコーダ部２９の動作モー
ドを切換制御するだめの切換制御信号とじて第１切換制
御信号α、第２切換制御信号す、第３切換制御信号Ｃを
発生する切換制御信号発生回路３４が設けられている二
切換制御信号発生回路３４において、電源子ＶＣＣと接
地間に抵抗Ｒ１，ダイオードＤ＋ 、 、Ｄ２、抵抗＆
が直列接続されている。抵抗ＲｔとダイオードＤ１の直
列接続点Ｊ＋にはトランジスタＱ、のペニスが接続され
ている。トランジスタＱ１゜Ｏ２によって差動対３５が
形成されている。ダイオードＤ、とＤ２の直列接続点Ｊ
２に発生した基準電圧ＶＲＥＦが順方向に直列接続され
たダイオードＤ３゜Ｄ４ 、 Ｄｓを介してトランジス
タＱ、、Ｑ、のベースに供給される。トランジスタＱ、
、Ｑ、のエミッタは互いに接続されている。トランジス
タＱｓ 、 Ｑ、と、ベース同士及びエミッタ同士が互
いに接続されたトランジスタＱｓ 、 Ｑａとによって
２組の差動対３６が形成されている。トランジスタＱ４
のコレクタはトランジスタＱ１のコレクタに共通接続さ
れ、トランジスタＱ５のコレクタには電源＋ＶＣＣが供
給されている。
ドを切換制御するだめの切換制御信号とじて第１切換制
御信号α、第２切換制御信号す、第３切換制御信号Ｃを
発生する切換制御信号発生回路３４が設けられている二
切換制御信号発生回路３４において、電源子ＶＣＣと接
地間に抵抗Ｒ１，ダイオードＤ＋ 、 、Ｄ２、抵抗＆
が直列接続されている。抵抗ＲｔとダイオードＤ１の直
列接続点Ｊ＋にはトランジスタＱ、のペニスが接続され
ている。トランジスタＱ１゜Ｏ２によって差動対３５が
形成されている。ダイオードＤ、とＤ２の直列接続点Ｊ
２に発生した基準電圧ＶＲＥＦが順方向に直列接続され
たダイオードＤ３゜Ｄ４ 、 Ｄｓを介してトランジス
タＱ、、Ｑ、のベースに供給される。トランジスタＱ、
、Ｑ、のエミッタは互いに接続されている。トランジス
タＱｓ 、 Ｑ、と、ベース同士及びエミッタ同士が互
いに接続されたトランジスタＱｓ 、 Ｑａとによって
２組の差動対３６が形成されている。トランジスタＱ４
のコレクタはトランジスタＱ１のコレクタに共通接続さ
れ、トランジスタＱ５のコレクタには電源＋ＶＣＣが供
給されている。
まり、トランジスタＱ６のコレクタはトランジスタＱ、
、 Ｑ、のエミッタ共通接続点に接続されている。
、 Ｑ、のエミッタ共通接続点に接続されている。
トランジスタＱ３乃至偽のエミッタ共通接続点と接地間
には定電流源１１が接続されている。電源＋Ｖｃｃとト
ランジスタ丸、Ｑ２．Ｑ３の各々のコレクタ間には例え
ば定電流源Ｉ２．Ｉ３．Ｉ。の各々が接続されている。
には定電流源１１が接続されている。電源＋Ｖｃｃとト
ランジスタ丸、Ｑ２．Ｑ３の各々のコレクタ間には例え
ば定電流源Ｉ２．Ｉ３．Ｉ。の各々が接続されている。
トランジスタｑのベースには抵抗Ｒ３を介して切換制御
入力信号Ｖ８が供給される。トランジスタＱ２のベース
とトランジスタＱ＝ 、 Ｑａのベース共通接続点間に
はダイオードＤｏ 、 Ｉ％が順方向に直列接続されて
いる。また、トランジスタＱ２のベースと基準電圧ＶＲ
ＥＦである接続点５２間にはダイオードＤ８゜Ｄ、が順
方向に直列接続されていると共にそれらと並列になるよ
うにダイオードＤ、、、Ｄ、、が逆方向に直列接続され
ている。そして、トランジスタＱ、 、 Ｏ４のコレク
タ共通接続点よシ第２切換制御信号すが出力され、トラ
ンジスタＱ２． Ｑｓの各々のコレクタより第３切換制
御信号Ｃ２第１切換制御信号αの各々が出力される。尚
、基準電圧ｖＲＥＦが変動するのを防止するために接続
点Ｊ２と接地間にコンデンサＣが接続されている。
入力信号Ｖ８が供給される。トランジスタＱ２のベース
とトランジスタＱ＝ 、 Ｑａのベース共通接続点間に
はダイオードＤｏ 、 Ｉ％が順方向に直列接続されて
いる。また、トランジスタＱ２のベースと基準電圧ＶＲ
ＥＦである接続点５２間にはダイオードＤ８゜Ｄ、が順
方向に直列接続されていると共にそれらと並列になるよ
うにダイオードＤ、、、Ｄ、、が逆方向に直列接続され
ている。そして、トランジスタＱ、 、 Ｏ４のコレク
タ共通接続点よシ第２切換制御信号すが出力され、トラ
ンジスタＱ２． Ｑｓの各々のコレクタより第３切換制
御信号Ｃ２第１切換制御信号αの各々が出力される。尚
、基準電圧ｖＲＥＦが変動するのを防止するために接続
点Ｊ２と接地間にコンデンサＣが接続されている。
第１切換制御信号αは、ＨＬＳの副信号路６におけるス
イッチング素子１４０制御入力端子、フィルタ７、検波
器１０．Ｏ８回路１１．スイッチアンプ３の一方の制御
入力端子、スイッチング素子２６の制御入力端子、スイ
ッチアンプ１７の一方の制御入力端子の各々に供給され
る。更に、第１切換制御信号αはデコーダ部２９の対応
する各部（図示せず）にも供給される。第２切換制御信
号すは、ＨＬＳの副信号路６におけるフィルタ７、検波
器ｉｏ、ｏｓ回路１１に供給されると共にスイッチアン
プ３の一方の制御入力端子、スイッチング素子２６の制
御入力端子、スイッチアンプ１７の一方の制御入力端子
の各々に供給される。そして、更に第２切換制御信号す
もデコーダ部２９の対応する各部（図示せず）に供給さ
れる。第３切換制御信号Ｃは、Ａｓ回路１５．８８回路
２の各々におけるスイッチアンプ１７゜３の各々の他方
の入力端子、ＨＬＳの副信号路６における制御電流発生
回路１２の制御入力端子及びデコーダ部２９の対応する
各部（図示せず）に供給される。
イッチング素子１４０制御入力端子、フィルタ７、検波
器１０．Ｏ８回路１１．スイッチアンプ３の一方の制御
入力端子、スイッチング素子２６の制御入力端子、スイ
ッチアンプ１７の一方の制御入力端子の各々に供給され
る。更に、第１切換制御信号αはデコーダ部２９の対応
する各部（図示せず）にも供給される。第２切換制御信
号すは、ＨＬＳの副信号路６におけるフィルタ７、検波
器ｉｏ、ｏｓ回路１１に供給されると共にスイッチアン
プ３の一方の制御入力端子、スイッチング素子２６の制
御入力端子、スイッチアンプ１７の一方の制御入力端子
の各々に供給される。そして、更に第２切換制御信号す
もデコーダ部２９の対応する各部（図示せず）に供給さ
れる。第３切換制御信号Ｃは、Ａｓ回路１５．８８回路
２の各々におけるスイッチアンプ１７゜３の各々の他方
の入力端子、ＨＬＳの副信号路６における制御電流発生
回路１２の制御入力端子及びデコーダ部２９の対応する
各部（図示せず）に供給される。
以上の構成において、接続点Ｊ２に発生する基準電圧ｖ
ＲＥＦは電源電圧＋ｖｃｃを抵抗Ｒ，、Ｒ２によって分
圧した電位に等しい。そして、トランジスタＱ１のベー
スの電位は基準電圧ＶＲＥＦよりダイオードＤ。
ＲＥＦは電源電圧＋ｖｃｃを抵抗Ｒ，、Ｒ２によって分
圧した電位に等しい。そして、トランジスタＱ１のベー
スの電位は基準電圧ＶＲＥＦよりダイオードＤ。
の順方向電圧ＶＢＥ分だけ高い第１所定電位（ＶＲＥＦ
＋ＶＢＥ）となる。同様にトランジスタＱ３．ＱＩのベ
ースの電位は基準電圧ＶＲＥＦより３ｖ□分だけ低い第
２所定電位（ＶＲＥＦ ３ Ｖｎｇ ）となる。今、
切換制御入力信号ｖｓの電位が＋ｖｃｃにほぼ等しくな
ってＣモードが指令されると、トランジスタＱ２のベー
スの電位が（ＶＲＥＦ ＋２ ＶＢＥ ）となシ、また
トランジスタＱ、、Ｑ６のベースの電位が基準電圧ＶＲ
ＥＦにのベースの電位が低くなってトランジスタＱ１が
オフ、トランジス／ Ｏ２がオンとなる。また、差動対
３６においてはトランジスタＱ３．Ｑ、がオフ、トラン
ジスタＱｓ、Ｑａがオンとなって例えば工、と■１が等
しく設定されているとすればトランジスタＱ２のコレク
タより無電流信号からなる第３切換制御信号Ｃが出力さ
れる。トランジスタＱ、、Ｑ、のコレクタ共通接続点、
Ｑ、のコレクタからは定電流源ｒ２．Ｉ４の各々による
定電流が出力されて第１及び第２の無電流信号からなる
切換制御信号α及びｂは出力されない。第３切換制御信
号Ｃによって制御電流発生回路１２が例えばＢモード時
の２倍の制御電流を発生して可変インピーダンス素子８
に供給するように回路定数等の切換変更をなし、またス
イッチアンプ３及び１７の各々が入力段の切換変更をな
してフィルタ４，１Ｂの各各の出力を選択的に出力する
。この結果、ＨＬＳの副信号路６において入力信号め低
いレベルの中高域成分が増強されたのち加算器５によっ
てもとの入力信号に加え合わされて入力信号が最大１０
ｄＢ圧縮される。この圧縮された入力信号のさらに低
いレベルの中高域成分がＬＬＳの副信号路１６において
増強されることによシ入力信号はトータル２０ｄＢ圧縮
されてエンコーダ。
＋ＶＢＥ）となる。同様にトランジスタＱ３．ＱＩのベ
ースの電位は基準電圧ＶＲＥＦより３ｖ□分だけ低い第
２所定電位（ＶＲＥＦ ３ Ｖｎｇ ）となる。今、
切換制御入力信号ｖｓの電位が＋ｖｃｃにほぼ等しくな
ってＣモードが指令されると、トランジスタＱ２のベー
スの電位が（ＶＲＥＦ ＋２ ＶＢＥ ）となシ、また
トランジスタＱ、、Ｑ６のベースの電位が基準電圧ＶＲ
ＥＦにのベースの電位が低くなってトランジスタＱ１が
オフ、トランジス／ Ｏ２がオンとなる。また、差動対
３６においてはトランジスタＱ３．Ｑ、がオフ、トラン
ジスタＱｓ、Ｑａがオンとなって例えば工、と■１が等
しく設定されているとすればトランジスタＱ２のコレク
タより無電流信号からなる第３切換制御信号Ｃが出力さ
れる。トランジスタＱ、、Ｑ、のコレクタ共通接続点、
Ｑ、のコレクタからは定電流源ｒ２．Ｉ４の各々による
定電流が出力されて第１及び第２の無電流信号からなる
切換制御信号α及びｂは出力されない。第３切換制御信
号Ｃによって制御電流発生回路１２が例えばＢモード時
の２倍の制御電流を発生して可変インピーダンス素子８
に供給するように回路定数等の切換変更をなし、またス
イッチアンプ３及び１７の各々が入力段の切換変更をな
してフィルタ４，１Ｂの各各の出力を選択的に出力する
。この結果、ＨＬＳの副信号路６において入力信号め低
いレベルの中高域成分が増強されたのち加算器５によっ
てもとの入力信号に加え合わされて入力信号が最大１０
ｄＢ圧縮される。この圧縮された入力信号のさらに低
いレベルの中高域成分がＬＬＳの副信号路１６において
増強されることによシ入力信号はトータル２０ｄＢ圧縮
されてエンコーダ。
出力となる。
以上の如き切換制御がデコーダ部２９においてもなされ
、エンコーダ部１．デコーダ部２９が共にＣモードとな
って中高域成分の圧縮伸長による最大２０ｄＢのノイズ
低域動作がなされることとなる。
、エンコーダ部１．デコーダ部２９が共にＣモードとな
って中高域成分の圧縮伸長による最大２０ｄＢのノイズ
低域動作がなされることとなる。
次に、切換制御入力信号ｖｓのレベルがほぼ基準電圧Ｖ
ＲｇＦのレベルに等しくなってＢモードが指令されると
、トランジスタＱ２のベースの電位が基準電圧ＶＲＥＦ
の電位に等しくなシ、トランジスタｑのベースの電位が
（ＶＲＥＦ ２ ＶＢＥ ）となる。そうすると、差
動対３５においてトランジスタＱ、がオン、トランジス
タＱ２がオフとなる。また、差動対３６においてトラン
ジスタＱ３．Ｑ４がオフ、トランジスタＱｓ 、 Ｑａ
がオンとなって例えばＩ２と工、とが等しく設定されて
いるとすればトランジスタＱ１のコレクタよシ無電流信
号からなる第２切換制御信号すが出力される。トランジ
スタＱ２．Ｑ３のコレクタからは定電流源Ｉ３．Ｉ４の
各々による定電流が出力されて第１及び第３の無電流信
号からなる切換制御信号α及びＣは出力されなくなる。
ＲｇＦのレベルに等しくなってＢモードが指令されると
、トランジスタＱ２のベースの電位が基準電圧ＶＲＥＦ
の電位に等しくなシ、トランジスタｑのベースの電位が
（ＶＲＥＦ ２ ＶＢＥ ）となる。そうすると、差
動対３５においてトランジスタＱ、がオン、トランジス
タＱ２がオフとなる。また、差動対３６においてトラン
ジスタＱ３．Ｑ４がオフ、トランジスタＱｓ 、 Ｑａ
がオンとなって例えばＩ２と工、とが等しく設定されて
いるとすればトランジスタＱ１のコレクタよシ無電流信
号からなる第２切換制御信号すが出力される。トランジ
スタＱ２．Ｑ３のコレクタからは定電流源Ｉ３．Ｉ４の
各々による定電流が出力されて第１及び第３の無電流信
号からなる切換制御信号α及びＣは出力されなくなる。
第２切換制御信号すによってＬＬＳの副信号路１６にお
けるスイッチング素子２６がオンとなって可変インピー
ダンス素子２０における制御電流が過大となシ、可変イ
ンビー、７ユ素□２００いカイ≦ｙ ｅ −ｙ ｙユヵ
よ例えば数、。０程度の極めて小さい値となってＬＬＳ
の副信号路１６における低いレベルの中高域成分の増強
作用がなくなる。また、ＨＬＳの副信号路６におけるフ
ィルタ７、検波器１０の時定数回路、Ｏ８回路１１の各
々め回路定数が切換変更される。また、それと同時にＳ
Ｓ回路２ 、Ａｓ回路１５においてはスイッチアンプ３
，１７０各々の入力段の切換変更がなされて一方の入力
端子に供給された信号すなわちフィルタ４，１８の各々
を介さず直接入力された信号が選択的に出力されるよう
になる。その結果、ＨＬＳの副信号路６における低いレ
ベルの中高域成分の増強だけが人されることとなって入
力信号が最大１０ ｄＢ圧縮されてエンコーダ出力とな
る。
けるスイッチング素子２６がオンとなって可変インピー
ダンス素子２０における制御電流が過大となシ、可変イ
ンビー、７ユ素□２００いカイ≦ｙ ｅ −ｙ ｙユヵ
よ例えば数、。０程度の極めて小さい値となってＬＬＳ
の副信号路１６における低いレベルの中高域成分の増強
作用がなくなる。また、ＨＬＳの副信号路６におけるフ
ィルタ７、検波器１０の時定数回路、Ｏ８回路１１の各
々め回路定数が切換変更される。また、それと同時にＳ
Ｓ回路２ 、Ａｓ回路１５においてはスイッチアンプ３
，１７０各々の入力段の切換変更がなされて一方の入力
端子に供給された信号すなわちフィルタ４，１８の各々
を介さず直接入力された信号が選択的に出力されるよう
になる。その結果、ＨＬＳの副信号路６における低いレ
ベルの中高域成分の増強だけが人されることとなって入
力信号が最大１０ ｄＢ圧縮されてエンコーダ出力とな
る。
以上の如き切換制御がデコーダ部２９においてもなされ
、エンコーダ部１及びデコーダ部２９が共にＢモードと
なって中高域成分の圧縮伸長による最大１０ ｄＢのノ
イズ４域動作がなされることとなる。
、エンコーダ部１及びデコーダ部２９が共にＢモードと
なって中高域成分の圧縮伸長による最大１０ ｄＢのノ
イズ４域動作がなされることとなる。
次に、切換制御入力信号ｖ８のレベルがほぼ〜となって
オフモードが指令されると、トランジスタＱ２のベース
の電位、トランジスタＱ５． Ｑａのベース共通接続点
の電位がそれぞれ（ＶＲＥｒ ２ＶＢＥ） ＋（′
ｖＲＥ２−４ｖＢＥ）トナル。ソウスルト、差動対３５
においてはトランジスタＱ、がオン、トランジスタＱ２
がオフとなる。また、差動対３６においてはトランジス
タＱ３．Ｑ４がオン、トランジスタＱＩＱａがオフとな
って第１及び第２切換制御信号が出力される。この第１
切換制御信号ａによってＨＬＳ６におけるスイッチング
素子１４がオンとなって可変インピーダンス素子８の入
力インピーダンスが極めて小さい値になり、ＨＬＳの副
信号路６における低いレベルの中高域成分の増強作用が
なくなる。また、第２切換制御信号すによってＬＬＳの
副信号路１６における低いレベルの中高域成分の増強作
用もなくなり、更にＳＳ回路２ 、ＡＳ回路１５におい
てスイッチアンプ３，１７の各々の入力段の切換変更が
なされてフィルタ４，１８の各々を介さず直接入力され
た信号が選択的に出力されるようになる。
オフモードが指令されると、トランジスタＱ２のベース
の電位、トランジスタＱ５． Ｑａのベース共通接続点
の電位がそれぞれ（ＶＲＥｒ ２ＶＢＥ） ＋（′
ｖＲＥ２−４ｖＢＥ）トナル。ソウスルト、差動対３５
においてはトランジスタＱ、がオン、トランジスタＱ２
がオフとなる。また、差動対３６においてはトランジス
タＱ３．Ｑ４がオン、トランジスタＱＩＱａがオフとな
って第１及び第２切換制御信号が出力される。この第１
切換制御信号ａによってＨＬＳ６におけるスイッチング
素子１４がオンとなって可変インピーダンス素子８の入
力インピーダンスが極めて小さい値になり、ＨＬＳの副
信号路６における低いレベルの中高域成分の増強作用が
なくなる。また、第２切換制御信号すによってＬＬＳの
副信号路１６における低いレベルの中高域成分の増強作
用もなくなり、更にＳＳ回路２ 、ＡＳ回路１５におい
てスイッチアンプ３，１７の各々の入力段の切換変更が
なされてフィルタ４，１８の各々を介さず直接入力され
た信号が選択的に出力されるようになる。
以上の如き切換制御がデコーダ部２９においてもなされ
、エンコーダ部１及びデコーダ部２９が共にオフモード
となってノイズ低減動作がなされないこととなる。
、エンコーダ部１及びデコーダ部２９が共にオフモード
となってノイズ低減動作がなされないこととなる。
以上の動作において、オフモードブ；指令されたとき第
１切換制御信号αと共にＢモードにおいても発生する第
２切換制御信号すが発生してこの第２切換制御信号すが
オフモード及びＢモードの双方の動作モードにおいて切
換制御信号の供給が必要なスイッチアンプ３，１７、ス
イッチング素子２６に供給されるので、オフモード指令
、Ｂモード指令を個々に発生する構成の切換制御信号発
生回路を備えたときに必要なＯＲ（論理和）回路が本発
明による雑音＃−滅回路においては不要となって回路規
模が小さくできるのである。
１切換制御信号αと共にＢモードにおいても発生する第
２切換制御信号すが発生してこの第２切換制御信号すが
オフモード及びＢモードの双方の動作モードにおいて切
換制御信号の供給が必要なスイッチアンプ３，１７、ス
イッチング素子２６に供給されるので、オフモード指令
、Ｂモード指令を個々に発生する構成の切換制御信号発
生回路を備えたときに必要なＯＲ（論理和）回路が本発
明による雑音＃−滅回路においては不要となって回路規
模が小さくできるのである。
尚、上記実施例の説明ではモード制御信号α。
ｈ、ｃは無電流信号からなるものとして行なわれている
が逆に各モード時に電流が流入若しくは流出の形で存在
する状態としてモード制御信号α。
が逆に各モード時に電流が流入若しくは流出の形で存在
する状態としてモード制御信号α。
ｈ、ｃとすることも可能であり、かかる場合は徊えばト
ランジスタＱ７．Ｑ２．Ｑ３のコレクタに接続されてい
るＩｔ、 Ｉｓ ＝ Ｉ４の定電流源にかえていわゆる
電流ミラー回路をそれぞれに接続することにょってそれ
らのミラー回路の電流出力をモード制御信号αＩｂＩ’
として扱えば良いことになる。
ランジスタＱ７．Ｑ２．Ｑ３のコレクタに接続されてい
るＩｔ、 Ｉｓ ＝ Ｉ４の定電流源にかえていわゆる
電流ミラー回路をそれぞれに接続することにょってそれ
らのミラー回路の電流出力をモード制御信号αＩｂＩ’
として扱えば良いことになる。
以上詳述した如く本発明による雑音俵絨゛回路は、単一
の制御入力信号が第１所定状態になったとき第１及び第
２切換制御信号の双方を発生して切換制御をなすので入
出力端子数が少なくかつ制−入力信号の各状態に応じて
単一の切換制御信号を発生する場合に必要となるＯＲ回
路が不要となって回路規模が小さく出来るのである。
の制御入力信号が第１所定状態になったとき第１及び第
２切換制御信号の双方を発生して切換制御をなすので入
出力端子数が少なくかつ制−入力信号の各状態に応じて
単一の切換制御信号を発生する場合に必要となるＯＲ回
路が不要となって回路規模が小さく出来るのである。
図は、本発明の一実施例を示す回路ブロック図である。
主要部分の符号の説明
１・・・・・・・・・エンコーダ部
２９・・・・・・・・・デコーダ部
Claims (1)
- 第１．第２．第３切換制御信号によって回路定数等の切
換制御をなして雑音イ氏域動作の停止、Ｂタイプドルビ
ーシステムによる雑音低減回路の継続、Ｃタイプドルビ
ーシステムによる雑音イ氏梱動作の継続の各動作をなす
ことができるコンパンダ回路と、単一の制御入力信号が
第１所定状態になったとき前記第１及び第２切換制御信
号を発生し前記制御入力信号が第２所定状態になったと
き前記第２切換制御信号を発生し前記制御入力信号が第
３所定状態になったとき前記第３切換制御信号を発生す
る切換制御信号発生回路とを含むことを特徴とする雑音
低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105230A JPS586631A (ja) | 1981-07-06 | 1981-07-06 | 雑音低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105230A JPS586631A (ja) | 1981-07-06 | 1981-07-06 | 雑音低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586631A true JPS586631A (ja) | 1983-01-14 |
| JPS639688B2 JPS639688B2 (ja) | 1988-03-01 |
Family
ID=14401849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105230A Granted JPS586631A (ja) | 1981-07-06 | 1981-07-06 | 雑音低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959523A (en) * | 1996-10-15 | 1999-09-28 | Abb Power T&D Company Inc. | Magnetic core structure |
-
1981
- 1981-07-06 JP JP56105230A patent/JPS586631A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959523A (en) * | 1996-10-15 | 1999-09-28 | Abb Power T&D Company Inc. | Magnetic core structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639688B2 (ja) | 1988-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0787324B2 (ja) | 入力オ−ディオ周波数信号から直流制御信号を取出す方法及びその装置 | |
| US4887045A (en) | Sum/differential signal processing circuit | |
| US4224581A (en) | Compander system having limiter in compressor and expander | |
| US4462008A (en) | Noise reduction circuit having voltage to current converting means in the auxiliary channel | |
| JPS586631A (ja) | 雑音低減回路 | |
| US4190806A (en) | Circuit arrangement for the selective compression or expansion of the dynamic range of a signal | |
| US4283683A (en) | Audio bridge circuit | |
| JPS58147215A (ja) | 自動利得制御装置 | |
| US3965436A (en) | Compressor and expander circuits for compander system | |
| JPS586611A (ja) | 切換制御信号発生回路 | |
| JPS6316053B2 (ja) | ||
| US4412189A (en) | Switchable signal compressor/signal expander | |
| US5208551A (en) | Noise reduction circuit with a main signal path and an auxiliary signal path having a high-pass filter characteristic | |
| JPH0576043B2 (ja) | ||
| JPS6347066Y2 (ja) | ||
| JPS6339124B2 (ja) | ||
| JPS5949728B2 (ja) | 可変インピ−ダンス回路 | |
| US3110868A (en) | Transistor hearing aid amplifier | |
| JPS586608A (ja) | 時定数制御自在な時定数回路 | |
| JPS586614A (ja) | テ−プレコ−ダにおけるテ−プノイズ低減システム | |
| JPS5816256Y2 (ja) | 信号圧縮伸長回路の検波回路 | |
| JP2522936B2 (ja) | 自動ラウドネス制御回路 | |
| JPS5873653U (ja) | Ａｍ受信器におけるハイカツト回路 | |
| JPS6161286B2 (ja) | ||
| JPH0535606B2 (ja) |